基于电流的跟踪保持电路的制作方法
基于电流的跟踪保持电路
背景技术：
1.采样及保持电路在各种应用中使用。例如，采样及保持电路可用于对模拟电压进行采样以然后通过模/数转换器(adc)将其转换为数字值。一些采样及保持/adc系统受益于较快的采样及转换。随着速度的增加，采样及保持输入信号以及通过adc对其进行处理的时间量减少。以最小失真对输入进行采样的传统方法是采用自举技术，其中在晶体管(例如，金属氧化物半导体场效应晶体管(mosfet))的栅极与其源极之间施加固定电压(自举)。自举确保晶体管的过驱动电压独立于输入电压保持恒定。在自举中，存在初始延迟，其中当晶体管导通时，在初始充电阶段期间，将输出(例如，漏极)充电到固定电压。然后，在随后的跟踪阶段，输出跟踪输入与固定电压的和。自举晶体管开关通常需要额外的晶体管及电容器。自举晶体管的充电及跟踪阶段所需的时间将带来对adc的转换速度的限制。
技术实现要素：
2.在至少一个实例中，采样及保持电路包含第一输入电阻器、第一晶体管、第一电容器、第二电阻器及第一电流源装置。所述第一晶体管的第一电流端子耦合到所述第一输入电阻器。所述第一电容器的第一端子在第一输出节点处耦合到所述第一晶体管的所述第二电流端子。所述第二电阻器的第一端子在所述第一输出节点处耦合到所述第一晶体管的所述第二端子。所述第一电流源装置耦合所述第一输入电阻器并耦合到所述第一晶体管的所述第一电流端子。
附图说明
3.针对各种实例的详细描述，现在参考附图，附图中：
4.图1说明包含耦合到一组交错模/数转换器的采样及保持电路的系统。
5.图2展示图1的采样及保持电路的实例。
6.图3展示图1的采样及保持电路的另一实例。
7.图4展示采样及保持电路的另一实例。
8.图5展示具有前馈补偿的采样及保持电路的实例。
9.图6展示具有正反馈以减少存储器误差的采样电路的实例。
10.图7展示具有正反馈以减少存储器误差的采样电路的另一实例。
11.图8展示采样及保持电路的又一实例。
具体实施方式
12.随着信号速度的增加，采样及保持电路(也称为“采样及保持”(s/h))可限制系统的线性及动态范围。本文描述的实例针对将待采样的输入电压转换为电流且在这样做时避免对自举及电平移位时钟的需要的采样及保持。
13.图1展示系统100的实例，系统100包含s/h 110、缓冲器120、一组采样器131到138、一组交错adc 141到148及组合电路150。s/h 110对输入信号(input)进行采样，并在其输出
111上保持经采样信号。输出111上的经采样信号通过缓冲器120提供到交错采样器131到138的输入。交错采样器131到138被循序地计时，且给定的经计时采样器131到138的输出提供到对应adc 141到148的输入。adc 141到148的数字输出由组合电路150(例如，多路复用器)组合以提供数字输出151。
14.s/h 110以系统的全速操作，但是每一交错采样器131到138及对应adc 141到148以显著较低的速率操作。图1的实例包含八个采样器131到138及八个adc 141到148。因此，每一采样器及对应adc以输入s/h 110的八分之一速率操作。在以10gsps对input进行采样的实例中，s/h 110以10gsps的全速率操作，但每一交错采样器及adc以10gsps的八分之一(即，1.25gsps)操作，借此放宽了交错采样器的速度要求。在此架构中，s/h 110以比交错采样器131到138快得多的速率操作。本文描述的实例针对能够进行相对高速的操作(例如，10gsps)的采样及保持的实施方案。
15.图2展示可用于实施例如图1的s/h 110的s/h 210的实例。在图2的实例中，s/h 210的输入信号是包括inp及inm的差分信号。来自s/h 210的输出信号也是包括outp及outm的差分信号。s/h 210包含电阻器rp、rm、r1到r4、电容器c1到c4、电感器l1及l2、晶体管minp、minm、minp_dmy及minm_dmy、开关(其也可包括晶体管)sw1到sw4以及控制器270。rp的一个端子表示接收inp的输入。类似地，rm的一个端子表示接收inm的另一输入。开关sw1到sw4包括n型金属氧化物半导体场效应晶体管开关(nmos)。
16.晶体管minp、minm、minp_dmy及minm_dmy包括p型金属氧化物半导体场效应晶体管(pmos)。rp的相对端子(与inp的端子相对)耦合到minp及minp_dmy的源极以及电感器l1。minp的漏极耦合到c1及r1。c1耦合到接地。sw1耦合在r1与例如接地的共同电源节点之间(尽管替代地，r1及sw1可交换，其中r1耦合在sw1与共同电源节点之间)。rm的相对端子(与inm的端子相对)耦合到minm及minm_dmy的源极以及电感器l2。minm的漏极耦合到c2及r2。c2耦合到接地。sw2耦合在r2与接地之间(尽管替代地，r2及sw2可交换，其中r2耦合在sw2与接地之间)。minp_dmy的漏极耦合到c3及r3。c3耦合到接地。sw3耦合在r3与接地之间(或反之亦然，即，r3耦合在sw3与接地之间)。minp_dmy、c3、r3及sw3的组合是分支电路250。minm_dmy的漏极耦合到c4及r4。c4耦合到接地。sw4耦合在r4与接地之间(或反之亦然)。minm_dmy、c4、r4及sw4的组合是分支电路252。l1及l2的相对端子(与电感器耦合到的晶体管的端子相对)耦合到电源电压节点(vcc)。
17.控制器270产生时钟信号(ck1)及其补码(ck1bar)，如图1中的220处所说明。ck1是控制sw1及sw2，并耦合到minp_dmy及minm_dmy的栅极。ck1bar用于控制sw3及sw4，并耦合到minp及minm的栅极。在minp、minm、minp_dmy及minm_dmy包括pmos装置的情况下，minp、minm、minp_dmy及minm_dmy当ck1低时导通，且当ck1高时关断。当导通时，minp、minm、minp_dmy及minm_dmy被偏置以在线性区域中操作(例如，minp、minm、minp_dmy及minm_dmy中的每一者的漏极到源极电压至少比相应晶体管的栅极到源极电压低阈值电压)。因此，当导通时，minp、minm、minp_dmy及minm_dmy作为跨导体操作。sw1到sw4作为开关操作，且关断(不导通)，或处于饱和状态。sw1及sw2在ck1为高时导通，且在ck1为低时关断。sw3及sw4由ck1bar控制，且因此以与sw1及sw2相反的方式导通及关断。因此，当sw1及sw2导通时，sw3及sw4关断，反之亦然。电感器l1及l2用作电流源，以提供通过minp、minm、minp_dmy及minm_dmy的偏置电流。当sw1及sw2关断时，sw3及sw4导通以维持通过l1及l2的恒定偏置电流。
18.inp的电压使电流i1流过电阻器rp。因此，rp将输入电压(inp)转换为电流i1。类似地，inm的电压使电流i2流过电阻器rm。因此，rm将输入电压(inm)转换为电流i2。当ck1为高时，sw1及sw2导通(关断)，且minp及minm也导通。因此，电流i1(加上来自l1的偏置电流)流过minp并流向c1及r1的组合，以借此将c1充电到与inp相等(或成比例)的电压(outp)。类似地，电流i2(加上来自l2的偏置电流)流过minm并流向c2及r2的组合，以借此将c2充电到与inm相等(或成比例)的电压(outm)。差分输出信号outp/outm是s/h 210的输出且被提供到下游电路(例如，如图1中的缓冲器120)。
19.图2的架构将输入电压转换为电流，且避免对自举及电平移位时钟的需要。图1中的时钟信号是ck1及其补码。
20.图3展示可用于实施例如图1的s/h 110的s/h 310的实例。图3的s/h 310类似于图2的s/h 210，但是用nmos装置取代pmos装置，反之亦然。s/h 310包含控制器(例如，控制器270且未在图3中展示)以产生时钟ck1及ck1bar。与图2的s/h 210的情况一样，到s/h 310的输入信号是包括inp及inm的差分信号。来自s/h 310的输出信号也是包括outp及outm的差分信号。s/h 310包含电阻器rp1、rm1、r11到r14、电容器c11到c14、电感器l11及l12、晶体管m1、m2、m1_dmy及m2_dmy、以及开关(其也可包括晶体管)sw11到sw14。rp1的一个端子表示接收inp的输入。类似地，rm1的一个端子表示接收inm的另一输入。开关sw11到sw14包括pmos晶体管开关。
21.晶体管m1、m2、m1_dmy及m2_dmy包括nmos装置。rp1的相对端子(与inp的端子相对)耦合到m1及m1_dmy的源极以及电感器l11。m1的漏极耦合到c11及r11。c11耦合到电源电压节点(vcc)。sw11耦合在r11与接地之间(尽管替代地，r11及sw11可交换，其中r11耦合在sw11与vcc之间)。rm1的相对端子(与inm的端子相对)耦合到m2及m2_dmy的源极以及电感器l12。m2的漏极耦合到c12及r12。c12耦合到电源电压节点。sw12耦合在r12与电源电压节点之间(尽管替代地，r12及sw12可交换，其中r12耦合在sw12与vcc之间)。m1_dmy的漏极耦合到c13及r13。c13耦合到vcc。sw13耦合在r13与vcc之间(反之亦然，如上所述)。m1_dmy、c13、r13及sw13的组合是分支电路350。m2_dmy的漏极耦合到c14及r14。c14耦合到vcc。sw14耦合在r14与vcc之间(反之亦然，如上所述)。minm_dmy、c4、r4及sw4的组合是分支电路352。l11及l12的相对端子(与电感器耦合到的晶体管的端子相对)耦合到接地节点。
22.ck1bar用于控制sw11及sw12，并耦合到m1_dmy及m2_dmy的栅极。ck1用于控制sw13及sw14，并耦合到m1及m2的栅极。在m1、m2、m1_dmy及m2_dmy包括nmos装置的情况下，m1、m2、m1_dmy及m2_dmy当ck1为高时导通，且当ck1为低时关断。当导通时，m1、m2、m1_dmy及m2_dmy被偏置以在线性区域中操作。因此，当导通时，m1、m2、m1_dmy及m2_dmy作为跨导体操作。sw11到sw14作为开关(例如，pmos晶体管开关)操作，且关断，或处于饱和状态。sw11及sw12在ck1为低时导通且在ck1为高时关断。sw13及sw14由ck1控制，且因此以与sw11及sw12相反的方式导通及关断。因此，当sw11及sw12导通时，sw13及sw14关断，反之亦然。电感器l11及l12用作电流源，以提供通过m1、m2、m1_dmy及m2_dmy的偏置电流。当sw11及sw12关断时，sw13及sw14导通，以维持通过l11及l12的恒定偏置电流。
23.s/h 310的操作与上述s/h 210的操作大致相同。输入电压inp及inm通过电阻器rp1及rm1转换为电流。与来自l11及l12的偏置电流一起，从输入电压产生的电流流过包括c11/r11及c12/r12的分支以产生电压outp及outm。与图2的情况一样，图3的架构避免对自
举及电平移位时钟的需要。
24.s/h 210及310的特性在于频率为r*c(r是r1或r2(或r11，r12)，c是c1或c2(或c11，c12))的极点。rc处的极点可将电路的带宽限制在可需要的带宽以下。此外，当针对给定采样对电容器c1及c2充电时，在下一采样期间，c1及c2上的电压可仍然存在于电容器上，借此表示也限制带宽的存储器误差。
25.图4是类似于图2的s/h的s/h 410的实例。为了简单起见，既未展示控制器270也未展示分支250、252。图4的s/h包含跨电阻器rp并联耦合的电容器c41及跨电阻器rm并联耦合的电容器c42。rp/c41及rm/c42的组合向传递函数添加零。但是，电容器c41及c42加载输入。
26.图5是类似于图2的s/h的s/h 510的实例。为了简单起见，既未展示控制器270也未展示分支250、252。图5的s/h 510包含前馈补偿电路550，其耦合到输入inp/inm以及minp及minm的源极。实例前馈补偿电路550包含晶体管m51及m52(在此实例中均为nmos装置，但在其它实例中可为pmos或其它晶体管)、电容器c512及c52、以及电流源i51及i52。m51的栅极耦合到电阻器rp，并因此接收输入信号inp。m51的源极耦合到电容器c51及电流源i51。c51及电流源i51也耦合到接地。m52的栅极耦合到电阻器rm，并因此接收输入信号inm。m52的源极耦合到电容器c52及电流源i52。c52及电流源i52耦合到接地。
27.m51的漏极耦合到minm的源极，且m52的漏极耦合到minp的源极。rp与c51的组合以及rm与c52的组合在从inp输入到minp输出以及从inm输入到minm输出的传递函数中引入连续时间零。前馈补偿电路550提供到输出的电流路径。m51的源极上的电压跟踪其栅极电压(inp)。因为m51的源极电压跟踪inp，所以到c51的电流与inp成比例地变化，且因此到输出节点(outp)的电流也相应地变化。类似地，m52的源极上的电压跟踪其栅极电压(inm)。因为m52的源极电压跟踪inm，所以到c52的电流与inm成比例地变化，且因此到输出节点(outm)的电流也相应地变化。
28.然而，图4及5的实例没有解决存储器误差问题，其中当新采样开始时，来自先前采样的outp/outm上的电压仍然存在，借此限制了采样及保持的带宽。图6提供与图5的s/h 510类似的s/h 610的实例。s/h 610包含控制器(例如，控制器270且未在图6中展示)以产生时钟ck1及ck1bar。图6包括类似于前馈补偿电路550的放电电路650，其具有不同的配置，其中，尽管图5中的m51及m52的栅极耦合到输入inp及inm，但图6中的m51的栅极耦合到minp的漏极，且m52的栅极耦合到minp的漏极。因此，m51的栅极接收输出信号outp，且m52的栅极接收输出电压outm。
29.nmos装置m51及m52处于源极到跟随器配置中，这意味着其源极电压跟踪其相应的栅极电压。因此，m51的源极跟踪信号outp，且m52的源极跟踪信号outm。m51及m52的源极分别耦合到电容器c51及c52。因此，通过c51的电流从输出节点(outm)中抽出，借此使电容器c52放电。类似地，通过c52的电流从输出节点(outp)中抽出，借此使电容器c51放电。因此，输出节点(outp及outm)通过放电电路650放电，借此减少或避免存储器误差问题。
30.图7展示类似于图6的s/h710的s/h 710的实例，但是用nmos装置取代pmos装置，反之亦然。图6中的分支电路250、252被展示为图7中的分支电路350、352。s/h 710包含控制器(例如，控制器270且未在图7中展示)以产生时钟ck1及ck1bar。s/h 710包含类似于图6的放电电路650的放电电路750。放电电路750pmos晶体管m71及m72、电容器c71及c72以及电流源i71及i72。m71的源极耦合到c71及i71，且c71及i71又耦合到电源电压节点(vcc)。m71的漏
极耦合到m2的源极及l12。m71的栅极耦合到输出节点(outp)。m72的源极耦合到c72及i72，且c72及i72又耦合到电源电压节点(vcc)。m72的漏极耦合到m1的源极及l11。m72的栅极耦合到输出节点(outm)。在操作上，放电电路710类似于图6的放电电路610运作，以使输出节点(outp及outm)放电，以借此在进行下一采样之前将输出电压放电移除。
31.图8是组合图6的s/h 610与图7的s/h 710的方面的实例s/h 810。图8的s/h 810包含电感器l1、l2、l11及l12、晶体管minp、minm、m1、m2、m81、m82、m82、m83及m84、电阻器rp1、rp2、rm1、rm2、r81及r82、电容器c81、c82、c83及c84、偏压电平移位器820及822、分支电路250、252、350及352以及开关sw81。minp的源极耦合到电感器l1。minp及m1的漏极耦合在一起，且m1的源极耦合到l11。minm的源极耦合到电感器l2。minm及m2的漏极耦合在一起，且m2的源极耦合到l12。minp及min的栅极耦合在一起，且由ck1bar驱动。m1及m2的栅极耦合在一起，且由ck1驱动。
32.电阻器rp1及rp2包括输入节点且接收输入信号inp。电阻器rm1及rm2包括输入节点并接收输入信号inm。分支电路250、252、350及352耦合到其相应电阻器rp1、rm1、rp2及rm2，如前面所展示及描述。r81的一个端子耦合到m1的漏极及c82。r81的另一端子耦合到开关sw81。类似地，r82的一个端子耦合到m2的漏极及c84。r82的另一端子耦合到sw81。
33.偏压电平移位器820的一个端子耦合到c82及r81，且偏压电平移位器820的另一端子耦合到m81及m82的栅极。m81及m82的源耦合在一起且耦合到c81。m81及m82的源极以及电容器c81上的电压是输出信号outp。类似地，偏压电平移位器822的一个端子耦合到c84及r82，且偏压电平移位器822的另一端子耦合到m83及m84的栅极。m83及m84的源耦合在一起且耦合到c83。m83及m83的源极以及电容器c83上的电压是输出信号outm。偏压电平移位器820可包括分压器，以将c82及c84的电压电平移位到其相应的晶体管m81到m84的适当电平。m81的漏极耦合到rm1，且m83的漏极耦合到rp1。m82的漏极耦合到rm2，且m84的漏极耦合到rp2。
34.图8中的电路的操作与图6及7类似，但是利用pmos及nmos跨导两者，借此与图6及7的电路相比节省功率(例如，节省50％的功率)。图8中的输入电压经由rp1/rp2(及rm1/rm2)相等地转换成电流，且此电流流过跨导体minp、m1(及minm、m2)并流入输出负载r81、c82(及r82、c84)。电容器c82及c84具有来自先前样本的记忆，这会影响输出。此记忆效应通过使用源极跟随器(电流反馈配置中的m81/m82及m83/m84)来减轻，所述源极跟随器再次呈cmos配置以节省功率。m81/m82响应r81及c82的输出，且载送与所述电流成比例的电流到c81。此电流被添加到minm及m2的输出分支，借此提供c84所需的电流。这样，“存储”在c82及c84中的记忆经由源极跟随器分支消除。
35.在整个说明书中使用术语“耦合”。术语可涵盖实现与此描述一致的功能关系的连接、通信、或信号路径。举例来说，如果装置a产生控制装置b执行动作的信号，那么在第一实例中，装置a经耦合到装置b，或在第二实例中，如果中介组件c实质上未更改装置a与装置b之间的功能关系，那么装置a通过中介组件c耦合到装置b，使得装置b经由由装置a产生的控制信号由装置a控制。
36.在所描述实施例中，修改是可能的，且在权利要求书的范围内，其它实施例是可能的。
技术特征：
1.一种采样及保持(s/h)电路，其包括：第一输入电阻器；第一晶体管，其具有第一及第二电流端子以及控制端子，所述第一晶体管的所述第一电流端子耦合到所述第一输入电阻器；第一电容器，其具有第一及第二端子，所述第一电容器的所述第一端子在第一输出节点处耦合到所述第一晶体管的所述第二电流端子；第二电阻器，其具有第一及第二端子，所述第二电阻器的所述第一端子在所述第一输出节点处耦合到所述第一晶体管的所述第二端子；以及第一电流源装置，其耦合所述第一输入电阻器并耦合到所述第一晶体管的所述第一电流端子。2.根据权利要求1所述的s/h电路，其进一步包含：第二输入电阻器；第二晶体管，其具有第一及第二电流端子以及控制端子，所述第二晶体管的所述第一电流端子耦合到所述第二输入电阻器；第二电容器，其具有第一及第二端子，所述第二电容器的所述第一端子在第二输出节点处耦合到所述第二晶体管的所述第二电流端子；第三电阻器，其具有第一及第二端子，所述第三电阻器的所述第一端子在所述第二输出节点处耦合到所述第二晶体管的所述第二端子；及第二电流源装置，其耦合所述第二输入电阻器并耦合到所述第二晶体管的所述第一电流端子。3.根据权利要求2所述的s/h电路，其中所述第一电流源装置包含第一电感器，且所述第二电流源装置包含第二电感器。4.根据权利要求2所述的s/h电路，其进一步包含：第一开关，其耦合在所述第一电阻器的所述第二端子与共同电源节点之间；及第二开关，其耦合在所述第三电阻器的所述第二端子与所述共同电源节点之间。5.根据权利要求2所述的s/h电路，其中所述第一及第二晶体管的所述控制输入耦合在一起。6.根据权利要求6所述的s/h电路，其进一步包含：第一开关，其耦合在所述第一电阻器的所述第二端子与共同电源节点之间；及第二开关，其耦合在所述第三电阻器的所述第二端子与所述共同电源节点之间；其中所述第一及第二晶体管以及所述第一及第二开关经配置以同时导通。7.根据权利要求2所述的s/h电路，其进一步包含耦合到所述第一及第二输出节点并耦合到所述第一及第二晶体管的所述第一端子的放电电路，所述放电电路包含第三及第四电流源装置。8.根据权利要求7所述的s/h电路，其中所述放电电路包含：第三晶体管，其具有第一及第二电流端子及控制端子，所述第三晶体管的所述第一电流端子耦合到所述第二输入电阻器的所述第二端子及所述第二电流源装置，所述第三晶体管的所述控制端子耦合到所述第一输出节点，且所述第三晶体管的所述第二电流端子耦合到所述第三电流源装置；及
第四晶体管，其具有第一及第二电流端子及控制端子，所述第四晶体管的所述第一电流端子耦合到所述第一输入电阻器的所述第二端子及所述第一电流源装置，所述第四晶体管的所述控制端子耦合到所述第二输出节点，且所述第四晶体管的所述第二电流端子耦合到所述第四电流源装置。9.根据权利要求8所述的s/h电路，其进一步包含：第三电容器，其跨所述第三电流源装置并联耦合；及第四电容器，其跨所述第四电流源装置并联耦合。10.一种采样及保持(s/h)电路，其包括：第一输入电阻器，其具有第一及第二端子；第二输入电阻器，其具有第一及第二端子；第一及第二晶体管，其串联耦合在所述第一及第二输入电阻器的所述第二端子之间；第三输入电阻器，其具有第一及第二端子；第四输入电阻器，其具有第一及第二端子；第三及第四晶体管，其串联耦合在所述第三及第四输入电阻器的所述第二端子之间，所述第一及第三晶体管的控制端子耦合在一起，且所述第二及第四晶体管的控制端子耦合在一起。11.根据权利要求10所述的s/h电路，其进一步包含：第五晶体管，其具有第一及第二电流端子以及控制端子，所述第五晶体管的所述第一电流端子耦合到所述第三输入电阻器；第六晶体管，其具有第一及第二电流端子及控制端子，所述第六晶体管的所述第二电流端子耦合到所述第四输入电阻器，且所述第五及第六晶体管的所述控制端子耦合在一起。12.根据权利要求11所述的s/h电路，其进一步包含：第七晶体管，其具有第一及第二电流端子以及控制端子，所述第七晶体管的所述第一电流端子耦合到所述第一输入电阻器；第八晶体管，其具有第一及第二电流端子及控制端子，所述第八晶体管的所述第二电流端子耦合到所述第二输入电阻器，且所述第七及第八晶体管的所述控制端子耦合在一起。13.根据权利要求12所述的s/h电路，其进一步包含：第五电阻器，其耦合到所述第一与第二晶体管之间的第一节点；第六电阻器，其耦合到所述第三与第四晶体管之间的第二节点；开关，其耦合在所述第五与第六晶体管之间；第一偏压电平移位器，其耦合在所述第五及第六晶体管的所述控制端子与所述第一节点之间；第二偏压电平移位器，其耦合在所述第五及第六晶体管的所述控制端子与所述第二节点之间。14.根据权利要求10所述的s/h电路，其进一步包含：第一电流源，其耦合到所述第一输入电阻器的所述第二端子及所述第一晶体管；第二电流源，其耦合到所述第三输入电阻器的所述第二端子及所述第三晶体管；
第三电流源，其耦合在所述第二输入电阻器的所述第二端子及所述第二晶体管；及第四电流源，其耦合到所述第四输入电阻器的所述第二端子及所述第四晶体管。15.一种采样及保持(s/h)电路，其包括：第一及第二输入电阻器；第一晶体管，其具有第一及第二电流端子以及控制端子，所述第一晶体管的所述第一电流端子耦合到所述第一输入电阻器；第一电容器，其具有第一及第二端子，所述第一电容器的所述第一端子在第一输出节点处耦合到所述第一晶体管的所述第二电流端子；第二电阻器，其具有第一及第二端子，所述第二电阻器的所述第一端子在所述第一输出节点处耦合到所述第一晶体管的所述第二端子；及第一开关，其耦合在所述第二电阻器的所述第二端子与共同电源节点之间；第二晶体管，其具有第一及第二电流端子以及控制端子，所述第二晶体管的所述第一电流端子耦合到所述第二输入电阻器；第二电容器，其具有第一及第二端子，所述第二电容器的所述第一端子在第二输出节点处耦合到所述第二晶体管的所述第二电流端子；第三电阻器，其具有第一及第二端子，所述第三电阻器的所述第一端子在所述第二输出节点处耦合到所述第二晶体管的所述第二端子；及第二开关，其耦合在所述第三电阻器的所述第二端子与所述共同电源节点之间。16.根据权利要求15所述的s/h电路，其进一步包含第一及第二电流源装置，所述第一电流源装置耦合到所述第一电阻器的所述第二端子及所述第一晶体管的所述第一电流端子，且所述第二电流源装置耦合到所述第二电阻器的所述第二端子及所述第二晶体管的所述第一电流端子。17.根据权利要求15所述的s/h电路，其中所述第一及第二晶体管的所述控制输入耦合在一起。18.根据权利要求15所述的s/h电路，其进一步包含耦合到所述第一及第二输出节点并耦合到所述第一及第二晶体管的所述第一端子的放电电路，所述放电电路包含第一及第二电流源装置。19.根据权利要求18所述的s/h电路，其中所述放电电路包含：第三晶体管，其具有第一及第二电流端子及控制端子，所述第三晶体管的所述第一电流端子耦合到所述第二输入电阻的所述第二端子，所述第三晶体管的所述控制端子耦合到所述第一输出节点，且所述第三晶体管的所述第二电流端子耦合到所述第一电流源装置；及第四晶体管，其具有第一及第二电流端子及控制端子，所述第四晶体管的所述第一电流端子耦合到所述第一输入电阻的所述第二端子，所述第四晶体管的所述控制端子耦合到所述第二输出节点，且所述第四晶体管的所述第二电流端子耦合到所述第二电流源装置。20.根据权利要求19所述的s/h电路，其进一步包含：第三电容器，其跨所述第一电流源装置并联耦合；及第四电容器，其跨所述第二电流源装置并联耦合。
技术总结
一种采样及保持电路(210)，其包含第一输入电阻器(RP)、第一晶体管(MIP)、第一电容器(C1)、第二电阻器(R1)及第一电流源装置(L1)。所述第一晶体管(MIP)的第一电流端子耦合到所述第一输入电阻器(RP)。所述第一电容器(C1)的第一端子在第一输出节点处耦合到所述第一晶体管(MIP)的所述第二电流端子。所述第一电阻器(R1)的第一端子在所述第一输出节点处耦合到所述第一晶体管(MIP)的所述第二端子。所述第一电流源装置(L1)耦合所述第一输入电阻器(RP)并耦合到所述第一晶体管(MIP)的所述第一电流端子。第一电流端子。第一电流端子。
