一种基于阈值型忆阻器的锁存器
1.本发明涉及半导体集成电路领域，具体涉及一种基于阈值型忆阻器的锁存器。
背景技术：
2.锁存器是一种对脉冲电平敏感的存储单元电路，它可以在特定输入脉冲电平作用下改变状态，以达到锁存数据的目的。简单来说，锁存器有两个输入端，一个接入有效信号en，另一个接入电平信号data_in，还有一个输出端q，它的功能就是在en有效的时候把data_in的值传给q，也就是实现锁存的过程。锁存器是构成触发器的基础，也是实现各种寄存器，计数器等时序逻辑电路的基础，因此设计一种性能优越的锁存器是尤为必要的。
3.现有的锁存器(例如d锁存器)还存在两个方面的不足。第一个方面，锁存器需要外接偏置电压保持电平信号的锁存，当外接偏置电压关闭时锁存器内部的电平信号就会丢失，极其不适用于电源不稳定的环境。第二个方面，锁存器的电路结构中包含大量mos管，功耗大，电路面积大。
技术实现要素：
4.本发明的目的是提供一种基于阈值型忆阻器的锁存器，以克服现有锁存器功耗大以及在外接偏置电压关闭的情况下锁存器内部电平信号会丢失的缺陷，进而使锁存器具备低功耗、高稳定性和非挥发性锁存电平信息的特点。
5.本发明实施例提供一种基于阈值型忆阻器的锁存器，所述锁存器包括：输入端口、第一输出端口、第二输出端口和锁存电路；
6.所述输入端口，用于接入输入信号；
7.所述锁存电路，包括阈值型忆阻器，用于在时钟控制信号有效的情况下，控制所述第一输出端口和所述第二输出端口的接入信号随着所述输入信号的电平信息变动，并将所述输入信号的电平信息存储到阈值型忆阻器上；还用于在时钟控制信号无效的情况下，基于所述阈值型忆阻器存储的所述输入信号的电平信息，控制所述第一输出端口和所述第二输出端口的接入信号与最近一次接入信号一致；
8.所述第一输出端口和所述第二输出端口，用于将自身的接入信号输出；
9.其中，所述输入信号的电平信息存储到阈值型忆阻器上，是通过控制所述阈值型忆阻器的阻态变动跟随所述输入信号的电平信息变动实现的。
10.根据本发明提供的基于阈值型忆阻器的锁存电器，所述锁存电路包括：第一反相器、第二反相器、阈值型忆阻器、定值电阻、以及由时钟控制信号控制通断的第一选通管、第二选通管和第三选通管；
11.所述输入端口、所述第一选通管、所述第一反相器、所述第二反相器和所述第一输出端口依次连接，所述第二反相器输入端与所述第二输出端口连接；
12.所述第二选通管，接于所述第一选通管和所述第一反相器的连接线与接地端之间；
13.所述第三选通管，接于电压源与所述定值电阻之间；
14.所述阈值型忆阻器的顶电极与接地端连接，底电极经过所述第一反相器和所述第二反相器的连接线与所述定值电阻连接；
15.其中，所述时钟控制信号有效时，所述第一选通管和所述第二选通管导通，所述第三选通管关断，所述阈值型忆阻器跳转至与所述输入信号的电平高低反向的阻态；
16.所述时钟控制信号无效时，所述第一选通管和所述第二选通管关断，所述第三选通管导通，所述阈值型忆阻器两端电压与所述电压源电压比值的高低与所述阈值型忆阻器阻态高低一致。
17.根据本发明提供的基于阈值型忆阻器的锁存电器，所述第一选通管为cmos传输门。
18.根据本发明提供的基于阈值型忆阻器的锁存电器，在所述时钟控制信号为高电平有效的情况下，所述第二选通管为nmos管；所述第三选通管为pmos管。
19.根据本发明提供的基于阈值型忆阻器的锁存电器，在所述时钟控制信号为低电平有效的情况下，所述第二选通管为pmos管；所述第三选通管为nmos管。
20.根据本发明提供的基于阈值型忆阻器的锁存电器，所述定值电阻满足下述约束条件：
21.r
lrs
＜＜r
#
＜＜r
hrs
22.其中，r
#
为所述定值电阻的阻值，r
lrs
为所述阈值型忆阻器低阻态的阻值，r
hrs
为所述阈值型忆阻器高阻态的阻值。
23.根据本发明提供的基于阈值型忆阻器的锁存电器，在所述阈值型忆阻器在正向电压超过v
set
的情况下，所述阈值型忆阻器的阻态由高阻态跳转至低阻态，或者维持低阻态不变；
24.在所述阈值型忆阻器在负向电压超过v
reset
的情况下，所述阈值型忆阻器的阻态由低阻态跳转至高阻态，或者维持高阻态不变；
25.其中，v
set
为置位阈值电压，v
reset
为复位阈值电压。
26.根据本发明提供的基于阈值型忆阻器的锁存电器，所述输入信号的电压满足下述约束条件：
27.且
28.其中，v
in
表示输入信号的电压值。
29.根据本发明提供的基于阈值型忆阻器的锁存电器，所述电压源的电压值满足下述约束条件：
30.0＜v
ss
＜min[y
set
，v
reset
]
[0031]
其中，v
ss
表示所述电压源的电压值。
[0032]
根据本发明提供的基于阈值型忆阻器的锁存电器，所述v
set
和v
reset
处于1v～5v之间。
[0033]
本发明提供的一种基于阈值型忆阻器的锁存器，在输入时钟控制信号有效时，锁存器输出信号跟随输入信号变化，且阈值型忆阻器根据输入信号的电平的变动而变动；在输入时钟控制信号无效时，利用阈值型忆阻器的阻态变相实现信息锁存。该锁存器的设计
结合了阈值型忆阻器的阻变特性和非挥发性特性，具备存算一体的能力，且在外接偏置电源关闭的情况下，阈值型忆阻器的阻态并不会因为外接电源关闭而变化，所以输入信号的电平信息不会丢失数据，信号存储满足非挥发性的特点，适合在电源供应不稳定的场景下使用。
[0034]
本发明锁存器结构，因阈值型忆阻器的纳米级特性，相比传统d锁存器更简单，电路面积更小，功耗更低。
[0035]
本发明阈值忆阻器的阈值特性能防止噪声信号对锁存器的不利影响，提高锁存器的稳定性。
附图说明
[0036]
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0037]
图1是本发明提供的锁存器电路结构图；
[0038]
附图标记：
[0039]
tg：传输门；d：输入信号；q：第一输出信号；第二输出信号；clk：时钟控制信号；t1：nmos管；t2：pmos管；m:阈值型忆阻器；r:定值电阻；not1:第一反相器；not2:第二反相器；电压源。
具体实施方式
[0040]
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041]
忆阻器是一种性能优异的阻变存储器，作为新兴的非挥发性存储器，其具有单元尺寸小、读写速度快、编程电压低、功耗低、与cmos制备工艺兼容、器件结构简单等优点，是未来最有前景的新型存储器之一。忆阻器的结构通常为金属-电介质-金属(mim)的“三明治”结构，两个电极夹着一个通常为氧化物电介质。在忆阻器两端通过施加一定的相反的电压，电阻会在多个阻态之间变化，当阻值处于最大时的状态是高阻态(hrs)，最小时是低阻态(lrs)，阻值位于两者之间时的状态是中间态。通过在电介质材料外施加电压，阻值可以在高阻态和低阻态之间发生可逆转变，并且电场撤除后还能保持阻值稳定。
[0042]
忆阻器原始状态是初始态(irs)，其电阻大于高阻态时的阻值。需要对器件进行电预处理，在施加一个较大电压后，使器件内部结构发生变化，才能使器件能够进行阻变行为，该过程称为“形成过程”(forming过程)，该过程会使初始态转变为低阻态。forming过程后，器件由高阻态转变为低阻态的过程称为“置位过程”(set过程)，电阻的转变需要对器件施加电压，且电压到达某一特定阈值(vset)才能实现。器件由低阻态转变为高阻态的过程称为“复位过程”，电阻的转变也需要对器件施加电压，且电压需要达到某一特定阈值
(vreset)才能实现。而阈值型忆阻器m，是忆阻器中的一种特例，阻值变化只在最大值r
hrs
和最小值r
lrs
两个值切换。
[0043]
本发明考虑到阈值型忆阻器m拥有非挥发性存储(可以保持电阻，又可以切换hrs状态和lrs状态实现电阻转变)、纳米级和低功耗的特点，可以克服锁存器当前存在的问题，因此结合传统的锁存器和阈值型忆阻器m设计一种新型锁存器结构。
[0044]
下面结合图1描述本发明提供的基于阈值型忆阻器m的锁存器。
[0045]
本发明提供的基于阈值型忆阻器m的锁存器，包括：输入端口、第一输出端口、第二输出端口和锁存电路；
[0046]
所述输入端口，用于接入输入信号d；
[0047]
所述锁存电路，包括阈值型忆阻器m，用于在时钟控制信号clk有效的情况下，控制所述第一输出端口和所述第二输出端口的接入信号随着所述输入信号d的电平信息变动，并将所述输入信号d的电平信息存储到阈值型忆阻器m上；还用于在时钟控制信号clk无效的情况下，基于所述阈值型忆阻器m存储的所述输入信号d的电平信息，控制所述第一输出端口和所述第二输出端口的接入信号与最近一次接入信号一致；
[0048]
所述第一输出端口和所述第二输出端口，用于将自身的接入信号输出；
[0049]
其中，所述输入信号d的电平信息存储到阈值型忆阻器m上，是通过控制所述阈值型忆阻器m的阻态变动跟随所述输入信号d的电平信息变动实现的。
[0050]
需要了解的是，锁存器一般都具备输入端口、第一输出端口和第二输出端口；第一输出端口和第二输出端口的输出信号极性相反，例如：q与此外，将所述输入信号d的电平信息存储到阈值型忆阻器m上，并非通常意义上的存储，而是将所述输入信号d的电平信息反映到阈值型忆阻器m的阻态上，变相地实现所述输入信号d的电平信息的记忆。
[0051]
另外，所述阈值型忆阻器m的阻态代表了所述输入信号d的电平信息，即将所述输入信号d的电平信息锁存在所述阈值型忆阻器m上，那么只需进行简单设计，即可将所述阈值型忆阻器m的阻态反映的电平信息输出。
[0052]
本发明提供的一种基于阈值型忆阻器m的锁存器在输入时钟控制信号clk有效时，锁存器输出信号跟随输入信号d变化，且阈值型忆阻器m根据输入信号d的电平的变动而变动；在输入时钟控制信号clk无效时，利用阈值型忆阻器m的阻态变相实现信息锁存。该锁存器的设计结合了阈值型忆阻器m的阻变特性和非挥发性特性，具备存算一体的能力，且在外接偏置电源关闭的情况下，阈值型忆阻器m的阻态并不会因为外接电源关闭而变化，所以输入信号d的电平信息不会丢失数据，信号存储满足非挥发性的特点，适合在电源供应不稳定的场景下使用。
[0053]
在上述各实施例的基础上，作为一种可选的实施例，所述锁存电路包括：第一反相器not1、第二反相器not2、阈值型忆阻器m、定值电阻r、以及由时钟控制信号clk控制通断的第一选通管、第二选通管和第三选通管；
[0054]
所述输入端口、所述第一选通管、所述第一反相器not1、所述第二反相器not2和所述第一输出端口依次连接，所述第二反相器not2输入端与所述第二输出端口连接；
[0055]
所述第二选通管，接于所述第一选通管和所述第一反相器not1的连接线与接地端之间；
[0056]
所述第三选通管，接于电压源与所述定值电阻r之间；
[0057]
所述阈值型忆阻器m的顶电极与接地端连接，底电极经过所述第一反相器not1和所述第二反相器not2的连接线与所述定值电阻r连接；
[0058]
其中，所述时钟控制信号clk有效时，所述第一选通管和所述第二选通管导通，所述第三选通管关断，所述阈值型忆阻器m跳转至与所述输入信号d的电平高低反向的阻态；
[0059]
所述时钟控制信号clk无效时，所述第一选通管和所述第二选通管关断，所述第三选通管导通，所述阈值型忆阻器m两端电压与所述电压源电压比值的高低与所述阈值型忆阻器m阻态高低一致。
[0060]
需要了解的是，本实施例给定的锁存电路是在d锁存器的基础上改进的，但是并不代表仅存在这一种可行方式，与本实施例实现手段雷同的都应属于本发明的保护范畴。
[0061]
因为阈值型忆阻器m在正向(顶电极为高电平、底电极为低电平)电压超过置位电压阈值的情况下，会发生set(置位)过程，阈值型忆阻器m从高阻态hrs变为低阻态lrs或维持低阻态lrs不变，反之，阈值型忆阻器m在负向(顶电极为低电平、底电极为高电平)电压超过复位电压阈值的情况下，会发生reset(复位)过程，阈值型忆阻器m从低阻态lrs变为高阻态hrs或维持高阻态hrs不变。在本实施例中，为达到所述阈值型忆阻器m记忆所述输入信号d的电平信息的目的，在时钟控制信号clk有效时，令所述阈值型忆阻器m跳转至与所述输入信号d的电平高低反向的阻态(所述输入信号d为高电平时所述阈值型忆阻器m跳转至低阻态，所述输入信号d为低电平时所述阈值型忆阻器m跳转至高阻态)。
[0062]
这样操作下电平信息被锁存在所述阈值型忆阻器m上。在此基础上本实施例还设计在时钟控制信号clk无效时，仅电压源第三选通管、定值电阻r和阈值型忆阻器m所在支路导通，且阈值型忆阻器m分压和电压源电压比值的高低与所述阈值型忆阻器m阻态高低一致(即阈值型忆阻器m为低阻态时阈值型忆阻器m的分压和电压源电压的比值为高，阈值型忆阻器m为低阻态时阈值型忆阻器m的分压和电压源电压的比值为低)，进而在时钟控制信号clk无效时锁存器顺理成章的维持前一状态下的输出。
[0063]
可以想到的是，锁存器是对电平敏感的器件，因此可以设计锁存器对高电平敏感，也可以设计锁存器对低电平敏感，图1示例了一种对高电平信号敏感的锁存器结构，该锁存器结构时钟控制信号clk为高电平时有效，第一选通管选用传输门tg，第二选通管nmos管t1，第三选通管选用pmos管t2。
[0064]
以该锁存器结构为例，对本发明进一步阐述。
[0065]
从图1中可以看出，本发明通过时钟控制信号clk控制整个电路状态，让锁存器分别实现“置位”、“保存”、“复位”操作。
[0066]
(一)当时钟控制信号clk为高电平时，输入信号d为高电平时，锁存器进行置位操作。
[0067]
此种工况下，传输门tg导通，nmos管t1导通，pmos管t2关断，输入信号d通过传输门
tg、第一反相器not1和第二反相器not2传递到第一输出端口，并通过传输门tg和第一反相器not1传递到第二输出端口。第一输出端口输出q为高电平，第二输出端口输出为低电平，q和跟随d的变动而变动。
[0068]
同时，d通过第一反相器not1施加在阈值型忆阻器m底电极上的电压为低电平，通过nmos管t1施加在阈值型忆阻器m顶电极上的电压为高电平，阈值型忆阻器m承受正向电压，发生set过程，阈值型忆阻器m阻态跳转或维持在低阻态，阻值为r
lrs
，电平信息被记忆到阈值型忆阻器m上。
[0069]
(二)当时钟控制信号clk为低电平时，锁存器进行保存操作。
[0070]
此种工况下，传输门tg关断，nmos管t1关断，pmos管t2导通，输入信号d无法通过传输门tg对阈值型忆阻器m进行状态控制。由于仅有电压源pmos管t2、定值电阻r和阈值型忆阻器m所在支路导通。在分压作用的影响下，阈值型忆阻器m为低阻态时，第一输出端口输出q为高电平，第二输出端口输出为低电平；反之，阈值型忆阻器m为高阻态时，第一输出端口输出q为低电平，第二输出端口输出为高电平；即q与阈值型忆阻器m记忆的电平信号极性一致，锁存器维持锁存的电平信号。
[0071]
(三)当时钟控制信号clk为高电平时，输入信号d为低电平时，锁存器进行复位操作。
[0072]
此种工况下，传输门tg导通，nmos管t1导通，pmos管t2关断，输入信号d通过传输门tg、第一反相器not1和第二反相器not2传递到第一输出端口，并通过传输门tg和第一反相器not1传递到第二输出端口。第一输出端口输出q为低电平，第二输出端口输出为高电平，q和跟随d的变动而变动。
[0073]
同时，d通过第一反相器not1施加在阈值型忆阻器m底电极上的电压为高电平，通过nmos管t1施加在阈值型忆阻器m顶电极上的电压为低电平，阈值型忆阻器m承受反向电压，发生reset过程，阈值型忆阻器m阻态跳转或维持在高阻态，阻值为r
hrs
，电平信息被记忆到阈值型忆阻器m上。
[0074]
本发明提供了一种可行的锁存器结构，同时因阈值型忆阻器m的纳米级特性，相比传统d锁存器，该锁存器结构更简单，电路面积更小，功耗更低。此外，阈值忆阻器m的阈值特性能防止噪声信号对该锁存器的不利影响，提高该锁存器的稳定性。
[0075]
在上述各实施例的基础上，作为一种可选的实施例，所述第一选通管为cmos传输门。
[0076]
可以理解，对高电平敏感的锁存器，选用的cmos传输门的第一控制端(上控制端)输入clk，第二控制端(下控制端)输入
[0077]
对低电平敏感的锁存器，选用的cmos传输门的第一控制端(上控制端)输入第二控制端(下控制端)输入clk；
[0078]
还可以理解的是，第一选通管相当于受控开关，因此cmos传输门仅仅是一种优选方式，任何在时钟控制信号clk有效时能导通，在时钟控制信号clk无效时能关断的器件均可以替换，例如：对高电平敏感的锁存器，第一选通管可选择noms管；对低电平敏感的锁存器，第一选通管可选择poms管。
[0079]
本实施例提供一种优选的第一选通管的选材，以使锁存器性能更稳定。
[0080]
在上述各实施例的基础上，作为一种可选的实施例，在所述时钟控制信号clk为高电平有效的情况下，所述第二选通管为nmos管；所述第三选通管为pmos管。
[0081]
同样，第二选通管和第三选通管相当于受控开关，因此nmos管和pmos管仅仅是一种优选方式，任何在时钟控制信号clk为高电平有效时能使第二选通管导通，第三选通管关断的选材方式均可以采用。
[0082]
本实施例为对高电平敏感的锁存器提供优选的第二选通管选材和第三选通管选材，以使锁存器性能更优越。
[0083]
在上述各实施例的基础上，作为一种可选的实施例，在所述时钟控制信号clk为低电平有效的情况下，所述第二选通管为pmos管；所述第三选通管为nmos管。
[0084]
同样，第二选通管和第三选通管相当于受控开关，因此nmos管和pmos管仅仅是一种优选方式，任何在时钟控制信号clk为低电平有效时能使第二选通管导通，第三选通管关断的选材方式均可以采用。
[0085]
本实施例为对高电平敏感的锁存器提供优选的第二选通管选材和第三选通管选材，以使锁存器性能更优越。
[0086]
在上述各实施例的基础上，作为一种可选的实施例，所述定值电阻r满足下述约束条件：
[0087]rlrs
＜＜r
#
＜＜r
hrs
[0088]
其中，r
#
为所述定值电阻的阻值，r
lrs
为所述阈值型忆阻器m低阻态的阻值，r
hrs
为所述阈值型忆阻器m高阻态的阻值。
[0089]
在本实施例中，通过令r
lrs
＜＜r＜＜r
hrs
，以保证阈值型忆阻器m分压和电压源电压比值的高低与所述阈值型忆阻器m阻态高低一致；
[0090]
具体推导为：电压源第三选通管、定值电阻r和阈值型忆阻器m所在支路导通时，定值电阻r与阈值型忆阻器m分压，阈值型忆阻器rm分压与所述电压源电压的比值为rm/(r+rm)，rm为阈值型忆阻器m此时的阻值；
[0091]
那么，假设阈值型忆阻器m为低阻态即rm＝r
lrs
，若要满足阈值型忆阻器m为低阻态时阈值型忆阻器m的分压和电压源电压的比值为低，那么需要rm/(r+rm)约为0，即此时应满足r
lrs
＜＜r；
[0092]
同样，假设阈值型忆阻器m为高阻态即rm＝r
hrs
，若要满足阈值型忆阻器m为高阻态时阈值型忆阻器m的分压和电压源电压的比值为高，那么需要rm/(r+rm)约为1，即此时应满足r＜＜r
hrs
；
[0093]
总之，r
lrs
＜＜r＜＜r
hrs
。
[0094]
需要理解的是，通常阈值型忆阻器m高阻态和低阻态之间差很多个量级，例如高阻态接近107，低阻态接近103，在这种情况下，定值电阻r接近105即可满足r
lrs
＜＜r＜＜r
hrs
；当然这仅是一种举例，应用时以实际工况为准。
[0095]
本发明给定定值电阻r的限制，以便于实际应用时定值电阻r的选择。
[0096]
在上述各实施例的基础上，作为一种可选的实施例，在所述阈值型忆阻器m在正向电压超过v
set
的情况下，所述阈值型忆阻器m的阻态由高阻态跳转至低阻态，或者维持低阻态不变；
[0097]
在所述阈值型忆阻器m在负向电压超过v
reset
的情况下，所述阈值型忆阻器m的阻态由低阻态跳转至高阻态，或者维持高阻态不变；
[0098]
其中，v
set
为置位阈值电压，v
reset
为复位阈值电压。
[0099]
本发明解释了阈值型忆阻器m阻值跳转的时机，以便为同样构思下的锁存器提供设计基础。
[0100]
在上述各实施例的基础上，作为一种可选的实施例，所述输入信号d的电压满足下述约束条件：
[0101]
且
[0102]
其中，v
in
表示输入信号d的电压值。
[0103]
可以理解，若预达到在时钟控制信号clk有效且所述输入信号d为高电平时所述阈值型忆阻器m跳转至低阻态，以及在时钟控制信号clk有效且所述输入信号d为低电平时所述阈值型忆阻器m跳转至高阻态的目的，那么要保证施加在阈值型忆阻器m的正向电压超过v
set
，施加在阈值型忆阻器m的负向电压超过v
reset
，因此设定上述约束条件。
[0104]
本发明通过设定输入信号d的电压的约束条件，以保证能够将所述输入信号d的电平信息存储到阈值型忆阻器m上，为锁存器的正常使用奠定基础。
[0105]
在上述各实施例的基础上，作为一种可选的实施例，所述电压源的电压值满足下述约束条件：
[0106]
0＜v
ss
＜min[v
set
，v
reset
]
[0107]
其中，v
ss
表示所述电压源的电压值。
[0108]
本发明在仅有电压源第三选通管、定值电阻r和阈值型忆阻器m所在支路导通的情况下，为保证锁存的顺利开展，阈值型忆阻器m的阻态不能发生变动；
[0109]
因为分压作用，阈值型忆阻器m分压一定小于v
ss
，因此设定0＜v
ss
＜min[v
set
，v
reset
]。
[0110]
本实施例为电压源电压选定提供了选择思路。
[0111]
在上述各实施例的基础上，作为一种可选的实施例，所述v
set
和v
reset
处于1v～5v之间。
[0112]
本实施例给定了常规的阈值型忆阻器m的v
set
和v
reset
的取值范围，以供参考。
[0113]
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管
参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
技术特征：
1.一种基于阈值型忆阻器的锁存器，其特征在于，所述锁存器包括：输入端口、第一输出端口、第二输出端口和锁存电路；所述输入端口，用于接入输入信号；所述锁存电路，包括阈值型忆阻器，用于在时钟控制信号有效的情况下，控制所述第一输出端口和所述第二输出端口的接入信号随着所述输入信号的电平信息变动，并将所述输入信号的电平信息存储到阈值型忆阻器上；还用于在时钟控制信号无效的情况下，基于所述阈值型忆阻器存储的所述输入信号的电平信息，控制所述第一输出端口和所述第二输出端口的接入信号与最近一次接入信号一致；所述第一输出端口和所述第二输出端口，用于将自身的接入信号输出；其中，所述输入信号的电平信息存储到阈值型忆阻器上，是通过控制所述阈值型忆阻器的阻态变动跟随所述输入信号的电平信息变动实现的。2.根据权利要求1所述的基于阈值型忆阻器的锁存电器，其特征在于，所述锁存电路包括：第一反相器、第二反相器、阈值型忆阻器、定值电阻、以及由时钟控制信号控制通断的第一选通管、第二选通管和第三选通管；所述输入端口、所述第一选通管、所述第一反相器、所述第二反相器和所述第一输出端口依次连接，所述第二反相器输入端与所述第二输出端口连接；所述第二选通管，接于所述第一选通管和所述第一反相器的连接线与接地端之间；所述第三选通管，接于电压源与所述定值电阻之间；所述阈值型忆阻器的顶电极与接地端连接，底电极经过所述第一反相器和所述第二反相器的连接线与所述定值电阻连接；其中，所述时钟控制信号有效时，所述第一选通管和所述第二选通管导通，所述第三选通管关断，所述阈值型忆阻器跳转至与所述输入信号的电平高低反向的阻态；所述时钟控制信号无效时，所述第一选通管和所述第二选通管关断，所述第三选通管导通，所述阈值型忆阻器两端电压与所述电压源电压比值的高低与所述阈值型忆阻器阻态高低一致。3.根据权利要求2所述的基于阈值型忆阻器的锁存电器，其特征在于，所述第一选通管为cmos传输门。4.根据权利要求2所述的基于阈值型忆阻器的锁存电器，其特征在于，在所述时钟控制信号为高电平有效的情况下，所述第二选通管为nmos管；所述第三选通管为pmos管。5.根据权利要求2所述的基于阈值型忆阻器的锁存电器，其特征在于，在所述时钟控制信号为低电平有效的情况下，所述第二选通管为pmos管；所述第三选通管为nmos管。6.根据权利要求2所述的基于阈值型忆阻器的锁存电器，其特征在于，所述定值电阻满足下述约束条件：r
lsr
＜＜r
#
＜＜r
hrs
其中，r
#
为所述定值电阻的阻值，r
lrs
为所述阈值型忆阻器低阻态的阻值，r
hrs
为所述阈值型忆阻器高阻态的阻值。7.根据权利要求2所述的基于阈值型忆阻器的锁存电器，其特征在于，在所述阈值型忆阻器在正向电压超过v
set
的情况下，所述阈值型忆阻器的阻态由高阻态跳转至低阻态，或者维持低阻态不变；
在所述阈值型忆阻器在负向电压超过v
reset
的情况下，所述阈值型忆阻器的阻态由低阻态跳转至高阻态，或者维持高阻态不变；其中，v
set
为置位阈值电压，v
reset
为复位阈值电压。8.根据权利要求7所述的基于阈值型忆阻器的锁存电器，其特征在于，所述输入信号的电压满足下述约束条件：且其中，v
in
表示输入信号的电压值。9.根据权利要求7所述的基于阈值型忆阻器的锁存电器，其特征在于，所述电压源的电压值满足下述约束条件：0＜v
ss
＜min[v
set
,v
reset
]其中，v
ss
表示所述电压源的电压值。10.根据权利要求7所述的基于阈值型忆阻器的锁存电器，其特征在于，所述v
set
和v
reset
处于1v～5v之间。
技术总结
本发明涉及一种基于阈值型忆阻器的锁存器，包括：输入端口、第一输出端口、第二输出端口和锁存电路；锁存电路，包括阈值型忆阻器，用于在时钟控制信号有效的情况下，控制第一输出端口和第二输出端口的接入信号随着输入信号的电平信息变动，并将输入信号的电平信息存储到阈值型忆阻器上；还用于在时钟控制信号无效的情况下，基于阈值型忆阻器存储的输入信号的电平信息，控制第一输出端口和第二输出端口的接入信号与最近一次接入信号一致。本发明锁存器的设计结合了阈值型忆阻器的阻变特性和非挥发性特性，功耗小、具备存算一体的能力，在外接偏置电源关闭的情况下不会丢失电平信息。接偏置电源关闭的情况下不会丢失电平信息。接偏置电源关闭的情况下不会丢失电平信息。
