用于调整刷新操作时段的电子器件的制作方法
用于调整刷新操作时段的电子器件
1.相关申请的交叉引用
2.本技术要求于2021年6月16日提交的申请号为10-2021-0078362的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的各个实施例涉及用于调整刷新操作时段的电子器件。
背景技术：
4.半导体器件包括用于存储数据的多个单元阵列，并且多个单元阵列中的每一个包括多个单元。每个单元包括单元电容器和单元晶体管。半导体器件通过在单元电容器中充入电荷或从单元电容器释放电荷的操作来存储数据，并且存储在单元电容器中的电荷量理想状态下应该始终恒定。然而，实际上，存储在单元电容器中的电荷量由于与外围电路的电压差而改变。当单元电容器充电时电荷可能流出，或者当单元电容器放电时可能流入。基于此，单元电容器的电荷量的变化意味着存储在单元电容器中的数据发生变化，这意味着存储的数据丢失。半导体器件执行刷新操作以防止如上所述的数据丢失。
技术实现要素：
5.根据本发明的实施例，提供了一种电子器件，其具有：智能刷新控制电路，其产生智能刷新脉冲，该智能刷新脉冲的脉冲具有基于在智能刷新操作期间自动刷新信号的产生次数而调整的产生周期；以及内部刷新信号发生电路，其输出自刷新脉冲和智能刷新脉冲中的一个作为内部刷新信号，该自刷新脉冲包括在自刷新操作期间通过使能信号周期性产生的脉冲。
6.此外，根据本发明的另一实施例，提供了一种电子器件，其具有：自刷新控制电路，其产生自刷新脉冲，该自刷新脉冲具有在自刷新操作期间通过自刷新进入信号和自刷新结束信号周期性产生的脉冲；智能刷新控制电路，其产生智能刷新脉冲，该智能刷新脉冲的脉冲具有基于在智能刷新操作期间自动刷新信号的产生次数而调整的产生周期；以及内部刷新信号发生电路，其基于使能信号来输出自刷新脉冲和智能刷新脉冲中的一个作为内部刷新信号。
附图说明
7.图1是示出根据本公开的实施例的电子器件的结构的框图。
8.图2是示出图1所示的电子器件中包括的自刷新控制电路的结构的框图。
9.图3是示出图2所示的自刷新控制电路中包括的自周期信号发生电路的结构的框图。
10.图4是示出图3所示的自周期信号发生电路中包括的自使能信号发生电路的结构的电路图。
11.图5是示出图3所示的自周期信号发生电路中包括的第一振荡器的结构的电路图。
12.图6是示出图2所示的自刷新控制电路中包括的自刷新脉冲发生器的结构的电路图。
13.图7是示出根据本公开的实施例的电子器件的自刷新操作的时序图。
14.图8是示出图1所示的电子器件中包括的智能刷新控制电路的结构的框图。
15.图9是示出图8所示的智能刷新控制电路中包括的输出控制电路的结构的框图。
16.图10是示出图9所示的输出控制电路中包括的采样控制电路的结构的框图。
17.图11是示出图10所示的采样控制电路中包括的第二振荡器的结构的电路图。
18.图12是示出图10所示的采样控制电路中包括的采样脉冲发生器的结构的电路图。
19.图13是示出图10所示的采样控制电路的操作的时序图。
20.图14是示出图9所示的输出控制电路中包括的采样电路的结构的框图。
21.图15是示出图14所示的采样电路中包括的输出控制信号发生电路的结构的框图。
22.图16是示出图15所示的输出控制信号发生电路中包括的第一检测电路的结构的电路图。
23.图17是示出图15所示的输出控制信号发生电路中包括的第二检测电路的结构的电路图。
24.图18是示出图15所示的输出控制信号发生电路中包括的第三检测电路的结构的电路图。
25.图19是示出图14所示的采样电路的操作的时序图。
26.图20是示出图8所示的智能刷新控制电路中包括的智能刷新信号发生电路的结构的框图。
27.图21是示出图20所示的智能刷新信号发生电路中包括的智能周期信号发生电路的结构的框图。
28.图22是示出图21所示的智能周期信号发生电路中包括的智能使能信号发生电路的结构的电路图。
29.图23是示出图21所示的智能周期信号发生电路中包括的第三振荡器的结构的电路图。
30.图24是示出图20所示的智能刷新信号发生电路中包括的智能刷新脉冲发生器的结构的电路图。
31.图25是示出根据本公开的实施例的电子器件的智能刷新操作的图。
32.图26是示出根据图1至图25中所示的电子器件所应用的电子系统的实施例的结构的图。
具体实施方式
33.在实施例的以下描述中，当参数被称为“预定的”时，可以意指当参数在过程或算法中使用时预先确定参数的值。该参数的值可以在过程或算法开始时设置，或者可以在过程或算法被执行的时段期间设置。
34.应当理解，尽管在此使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，并
不旨在暗示元件的顺序或数量。因此，在不脱离本公开的教导的情况下，一些实施例中的第一元件在其他实施例中可以被称为第二元件。
35.此外，应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在居间元件。
36.逻辑“高”电平和逻辑“低”电平可以被用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开来。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为高于逻辑“低”电平的电压电平的电压电平。同时，根据实施例，可以将信号的逻辑电平设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号在另一实施例中可以被设置为具有逻辑“低”电平。
37.以下将参考附图详细描述本公开的各种实施例。然而，此处描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
38.图1是示出根据本公开的实施例的电子器件10的结构的框图。如图1所示，根据本公开的实施例的电子器件10可以包括命令解码器110、自刷新控制电路120、智能刷新控制电路130、内部刷新信号发生电路140和存储区150。
39.命令解码器110可以从外部设备(例如，控制器)接收命令cmd《1:n》。命令解码器110可以对命令cmd《1:n》进行解码以产生自刷新进入信号sret、自刷新结束信号srex、自动刷新信号aref和使能信号isren。当命令cmd《1:n》的逻辑电平组合是用于执行自刷新操作和智能刷新操作的逻辑电平组合时，命令解码器110可以在产生自刷新进入信号sret之后产生自刷新结束信号srex。当命令cmd《1:n》的逻辑电平组合是用于执行自动刷新操作的逻辑电平组合时，命令解码器110可以产生自动刷新信号aref。当命令cmd《1:n》的逻辑电平组合是用于执行智能刷新操作的逻辑电平组合时，命令解码器110可以产生使能信号isren。可以根据实施例来不同地设置用于执行自刷新操作和智能刷新操作的命令cmd《1:n》的逻辑电平组合和比特位的数量。自刷新操作可以被设置为周期性地执行刷新操作以防止存储在存储区150中的数据丢失。智能刷新操作可以被设置为基于自动刷新操作的次数来调整自刷新时段的刷新操作。
40.自刷新控制电路120可以从命令解码器110接收自刷新进入信号sret、自刷新结束信号srex和使能信号isren。自刷新控制电路120可以产生自刷新脉冲psr，该自刷新脉冲psr具有当使能信号isren被禁止时基于自刷新进入信号sret和自刷新结束信号srex而周期性产生的脉冲。自刷新控制电路120可以产生具有从输入自刷新进入信号sret的时间点到输入自刷新结束信号srex的时间点周期性产生的脉冲的自刷新脉冲psr。
41.智能刷新控制电路130可以从命令解码器110接收自刷新进入信号sret、自刷新结束信号srex、自动刷新信号aref和使能信号isren。智能刷新控制电路130可以产生智能刷新脉冲psm，该智能刷新脉冲psm的脉冲具有在智能刷新操作期间基于自刷新进入信号sret、自刷新结束信号srex、自动刷新信号aref和使能信号isren而调整的产生周期。智能刷新控制电路130可以产生智能刷新脉冲psm，该智能刷新脉冲psm的脉冲具有在智能刷新操作期间基于自动刷新信号aref的产生次数而调整的产生周期。
42.内部刷新信号发生电路140可以从命令解码器110接收使能信号isren。内部刷新
信号发生电路140可以从自刷新控制电路120接收自刷新脉冲psr。内部刷新信号发生电路140可以从智能刷新控制电路140接收智能刷新脉冲psm。内部刷新信号发生电路140可以基于使能信号isren的逻辑电平来输出自刷新脉冲psr和智能刷新脉冲psm中的一个。内部刷新信号发生电路140可以通过在自刷新操作期间被禁止的使能信号isren来输出自刷新脉冲psr作为内部刷新信号iref。内部刷新信号发生电路140可以通过在智能刷新操作期间被使能的使能信号isren来输出智能刷新脉冲psm作为内部刷新信号iref。
43.存储区150可以从内部刷新信号发生电路140接收内部刷新信号iref。存储区150可以包括多个存储单元mc。存储区150的存储单元mc可以基于内部刷新信号iref的脉冲来执行刷新操作。
44.图2是根据图1所示的自刷新控制电路120的实施例的框图。如图2所示，自刷新控制电路120可以包括自周期信号发生电路121、自刷新计数器122和自刷新脉冲发生器123。
45.自周期信号发生电路121可以产生自周期信号sosc，其具有从使能信号isren被禁止且自刷新进入信号sret被输入的时间点到自刷新结束信号srex被输入的时间点而周期性产生的脉冲。自周期信号发生电路121可以产生被复位信号rst禁止的自周期信号sosc。复位信号rst可以被设置为在上电时段或电子器件10开始执行操作的初始化操作期间被使能为逻辑“高”电平的信号。
46.自刷新计数器122可以产生由自周期信号sosc的脉冲来计数的第一自计数信号至第四自计数信号pcnt《1:4》。自刷新计数器122可以在输入自周期信号sosc的脉冲时产生顺序递增计数的第一自计数信号至第四自计数信号pcnt《1:4》。自刷新计数器122可以产生通过自复位信号prst而初始化的第一自计数信号至第四自计数信号pcnt《1:4》。在自复位信号prst被使能时，自刷新计数器122可以产生所有比特位被初始化为逻辑“低”电平的第一自计数信号至第四自计数信号pcnt《1:4》。
47.自刷新脉冲发生器123可以基于刷新进入信号sret和第一自计数信号至第四自计数信号pcnt《1:4》从自周期信号sosc产生自刷新脉冲psr。自刷新脉冲发生器123可以基于复位信号rst、自刷新结束信号srex和自刷新脉冲psr来产生自复位信号prst。
48.图3是根据图2中所示的自周期信号发生电路121的实施例的框图。如图3所示，自周期信号发生电路121可以包括自使能信号发生电路121_1和第一振荡器121_2。
49.自使能信号发生电路121_1可以产生自使能信号sen，该自使能信号sen从使能信号isren被禁止且自刷新进入信号sret被输入的时间点到自刷新结束信号srex被输入的时间点被使能。自使能信号发生电路121_1可以产生被复位信号rst禁止的自使能信号sen。
50.第一振荡器121_2可以产生具有在自使能信号sen被使能的时段期间周期性产生的脉冲的自周期信号sosc。
51.图4是根据图3所示的自使能信号发生电路121_1的实施例的电路图。如图4所示。自使能信号发生电路121_1可以包括自驱动信号发生电路210和第一锁存电路220。
52.自驱动信号发生电路210可以用反相器210《1》和210《2》、与非门210《3》、210《4》和210《5》、pmos晶体管210《6》、以及nmos晶体管210《7》和210《8》来实现。当使能信号isren以逻辑“低”电平被禁止且自刷新进入信号sret以逻辑“高”电平输入时，自驱动信号发生电路210可以将节点nd21驱动至电源电压vdd电平以产生处于逻辑“高”电平的自驱动信号sdrv。当使能信号isren以逻辑“低”电平被禁止且自刷新结束信号srex以逻辑“高”电平输入时，
自驱动信号发生电路210可以将节点nd21驱动至接地电压vss电平以产生处于逻辑“低”电平的自驱动信号sdrv。当复位信号rst以逻辑“高”电平被使能时，自驱动信号发生电路210可以将节点nd21驱动至接地电压vss电平以产生处于逻辑“低”电平的自驱动信号sdrv。
53.第一锁存电路220可以用反相器220《1》、220《2》和220《3》来实现。第一锁存电路220可以锁存自驱动信号sdrv并缓冲锁存的自驱动信号sdrv以产生自使能信号sen。
54.图5是根据图3所示的第一振荡器121_2的实施例的电路图。如图5所示，第一振荡器121_2可以用与非门230《1》、反相器230《2》、230《6》和230《10》、电阻器230《3》和230《7》、以及电容器230《4》、230《5》、230《8》和230《9》来实现。
55.与非门230《1》、反相器230《2》和电阻器230《3》可以串联连接在节点nd23与节点nd22之间。电容器230《4》可以连接在电源电压vdd与节点nd22之间。电容器230《5》可以连接在节点nd22与接地电压vss之间。当自使能信号sen以逻辑“高”电平输入时，与非门230《1》可用作反相器。
56.反相器230《6》和电阻器230《7》可以串联连接在节点nd22与节点nd23之间。电容器230《8》可以连接在电源电压vdd与节点nd23之间。电容器230《9》可以连接在节点nd23与接地电压vss之间。
57.反相器230《10》可以反向缓冲节点nd23的信号以产生自周期信号sosc。
58.第一振荡器121_2可以产生自周期信号sosc，该自周期信号sosc具有在自使能信号sen以逻辑“高”电平输入时周期性地产生的脉冲。
59.图6是根据图2所示的自刷新脉冲发生器123的实施例的电路图。如图6所示，自刷新脉冲发生器123可以包括自周期信号传输电路123_1和自复位信号发生电路123_2。
60.自周期信号传输电路123_1可以用反相器240《1》和240《2》、与非门240《3》、240《4》、240《5》和240《6》以及或非门240《7》来实现。当自刷新进入信号sret以逻辑“低”电平被禁止且第一自计数信号至第四自计数信号pcnt《1:4》被计数为第一逻辑电平组合时，自周期信号传输电路123_1可以从自周期信号sosc产生自刷新脉冲psr。第一自计数信号至第四自计数信号pcnt《1:4》的第一逻辑电平组合可以指第一自计数信号pcnt《1》被计数为逻辑“高”电平、第二自计数信号pcnt《2》被计数为逻辑“高”电平、第三自计数信号pcnt《3》被计数为逻辑“低”电平以及第四自计数信号pcnt《4》被计数为逻辑“高”电平的情况。
61.自复位信号发生电路123_2可以用反相器250《1》、250《2》、250《3》、250《4》和250《5》、与门250《6》、以及或门250《7》来实现。自复位信号发生电路123_2可以产生具有在以逻辑“高”电平输入自刷新脉冲psr时产生的脉冲的自复位信号prst。当自刷新结束信号srex和复位信号rst中的一个以逻辑“高”电平输入时，自复位信号发生电路123_2可以产生以逻辑“高”电平被使能的自复位信号prst。自复位信号发生电路123_2可以产生具有在自刷新信号psr从逻辑“高”电平转变为逻辑“低”电平时产生的脉冲的自复位信号prst。自复位信号发生电路123_2可以产生具有与反相器250《2》、250《3》、250《4》和250《5》的延迟时间相对应的脉冲宽度的自复位信号prst。
62.图7是示出根据本公开的实施例的电子器件10的自刷新操作的时序图。将参考图7来描述根据本公开的实施例的电子器件10的自刷新操作。
63.在时间tl，命令解码器110可以对作为用于执行自刷新操作的逻辑电平组合的命令cmd《1:n》进行解码，以产生处于逻辑“高”电平的自刷新进入信号sret。命令解码器110可
对作为用于执行自刷新操作的逻辑电平组合的命令cmd《1:n》进行解码，以产生处于逻辑“低”电平的使能信号isren。
64.自刷新脉冲发生器123可以通过处于逻辑“高”电平的刷新进入信号sret来产生处于逻辑“高”电平的自复位信号prst。
65.内部刷新信号发生电路140可以通过处于逻辑“低”电平的使能信号isren来输出自刷新脉冲psr作为内部刷新信号iref。
66.可以通过内部刷新信号iref的脉冲来刷新存储区150的存储单元mc。
67.在时间t2，自刷新计数器122可以产生第一自计数信号至第四自计数信号pcnt《1:4》，第一自计数信号至第四自计数信号pcnt《1:4》中的所有比特位通过在时间t2处于逻辑“高”电平的自复位信号prst被初始化为逻辑“低”电平。
68.在自周期信号发生电路121的自使能信号发生电路121_1中，使能信号isren可以以逻辑“低”电平被禁止，并且在时间tl自刷新进入信号sret可以以逻辑“高”电平输入，从而可以产生处于逻辑“高”电平的自使能信号sen。
69.第一振荡器121_2可以接收处于逻辑“高”电平的自使能信号sen以产生具有周期性产生的脉冲的自周期信号sosc。
70.自刷新计数器122可以产生第一自计数信号至第四自计数信号pcnt《1:4》，第一自计数信号至第四自计数信号pcnt《1:4》通过自周期信号sosc的脉冲被顺序地递增计数。
71.在时间t3，在自刷新信号发生器123的自周期信号传输电路123_1中，自刷新进入信号sret可以以逻辑“低”电平被禁止，并且第一自计数信号至第四自计数信号pcnt《1:4》可以被计数为第一逻辑电平组合，从而可以从自周期信号sosc产生自刷新脉冲psr。
72.内部刷新信号发生电路140可以基于处于逻辑“低”电平的使能信号isren来输出自刷新脉冲psr作为内部刷新信号iref。
73.可以通过内部刷新信号iref的脉冲来刷新存储区150的存储单元mc。
74.在时间t4，当自刷新脉冲psr从逻辑“高”电平转变为逻辑“低”电平时，自刷新脉冲发生器123可以产生处于逻辑“高”电平的自复位信号prst。
75.自刷新计数器122可以产生第一自计数信号至第四自计数信号pcnt《1:4》，第一自计数信号至第四自计数信号pcnt《1:4》中的所有比特位通过处于逻辑“高”的自复位信号prst初始化为逻辑“低”电平。
76.虽然在时间t4之后产生自刷新脉冲psr的操作没有在图7中示出，但是每当第一自计数信号至第四自计数信号pcnt《1:4》在自使能信号sen以逻辑“高”电平被使能的时段期间被计数为第一逻辑电平组合时，可以从自周期信号sosc产生自刷新脉冲psr。
77.在时间t5，命令解码器110可以产生处于逻辑“高”电平的自刷新结束信号srex以终止自刷新操作。
78.自刷新脉冲发生器123可以通过处于逻辑“高”电平的自刷新结束信号srex来产生处于逻辑“高”电平的自复位信号prst。
79.自刷新计数器122可以产生第一自计数信号至第四自计数信号pcnt《1:4》，第一自计数信号至第四自计数信号pcnt《1:4》中的所有比特位通过处于逻辑“高”电平的自复位信号prst初始化为逻辑“低”电平。
80.以这种方式，电子器件10可以通过在产生自刷新进入信号sret的时间点(其是自
刷新操作进入时间)产生的自刷新脉冲psr来执行刷新操作，并且可以通过每当第一自计数信号至第四自计数信号pcnt《1:4》被计数为第一逻辑电平组合时产生的自刷新脉冲psr来执行刷新操作。电子器件10可以通过在自刷新操作时段期间周期性地产生的自刷新脉冲psr来执行刷新操作。
81.图8是根据图1所示的智能刷新控制电路130的实施例的框图。如图8所示，智能刷新控制电路130可以包括输出控制电路131和智能刷新信号发生电路132。
82.输出控制电路131可以产生在智能刷新操作期间基于自动刷新信号aref和使能信号isren而被选择性使能的第一输出控制信号至第三输出控制信号oscen《1:3》。输出控制电路131可以产生在使能信号isren被使能时基于自动刷新信号aref的产生次数而被选择性地使能的第一输出控制信号至第三输出控制信号oscen《1:3》。
83.智能刷新信号发生电路132可以产生智能刷新脉冲psm，该智能刷新脉冲psm的脉冲具有在智能刷新操作期间基于自刷新进入信号sret、自刷新结束信号srex、使能信号isren以及第一输出控制信号至第三输出控制信号oscen《1:3》而控制的产生周期。智能刷新信号发生电路132可以产生智能刷新脉冲psm，该智能刷新脉冲psm的脉冲具有由第一输出控制信号至第三输出控制信号oscen《1:3》控制的从使能信号isren被使能且自刷新进入信号sret被输入的时间点到自刷新结束信号srex被输入的时间点的产生周期。
84.图9是根据图8所示的输出控制电路131的实施例的框图。如图9所示，输出控制电路131可以包括采样控制电路131_1和采样电路131_2。
85.采样控制电路131_1可以基于使能信号isren来产生采样信号sp和采样复位信号srst。采样控制电路131_1可以产生在从使能信号isren被使能的时间点起预定时段之后被使能的采样信号sp和采样复位信号srst。
86.采样电路131_2可以产生基于自动刷新信号aref、采样信号sp和采样复位信号srst而被选择性地使能的第一输出控制信号至第三输出控制信号oscen《1:3》。采样电路131_2可以产生在采样信号sp被输入的时间点基于自动刷新信号aref的产生次数而选择性地被使能的第一输出控制信号至第三输出控制信号oscen《1:3》。
87.图10是根据图9所示的采样控制电路131_1的实施例的框图。如图10所示，采样控制电路131_1可以包括第二振荡器310、采样计数器320和采样脉冲发生器330。
88.第二振荡器310可以产生具有在使能信号isren被使能的时段期间周期性地产生的脉冲的采样周期信号sposc。
89.采样计数器320可以产生通过采样周期信号sposc的脉冲而计数的第一采样计数信号至第五采样计数信号scnt《1:5》。当输入采样周期信号sposc的脉冲时，采样计数器320可以产生顺序递增计数的第一采样计数信号至第五采样计数信号scnt《1:5》。采样计数器320可以产生通过采样复位信号srst而初始化的第一采样计数信号至第五采样计数信号scnt《1:5》。当采样复位信号srst被使能时，采样计数器320可以产生所有比特位被初始化为逻辑“低”电平的第一采样计数信号至第五采样计数信号scnt《1:5》。
90.采样脉冲发生器330可以基于第一采样计数信号至第五采样计数信号scnt《1:5》来产生采样脉冲sp。当第一采样计数信号至第五采样计数信号scnt《1:5》被计数为第二逻辑电平组合时，采样脉冲发生器330可以在从采样周期信号sposc产生采样脉冲sp之后产生采样复位信号srst。将参考稍后描述的图12来详细描述第一采样计数信号至第五采样计数
信号scnt《1:5》的第二逻辑电平组合。
91.图11是根据图10所示的第二振荡器310的实施例的电路图。如图11所示，第二振荡器310可以用与非门310《1》、反相器310《2》、310《6》和310《10》、电阻器310《3》和310《7》、以及电容器310《4》、310《5》、310《8》和310《9》来实现。
92.与非门310《1》、反相器310《2》和电阻器310《3》可以串联连接在节点nd32与节点nd31之间。电容器310《4》可以连接在电源电压vdd与节点nd31之间。电容器310《5》可以连接在节点nd31与接地电压vss之间。当使能信号isren以逻辑“高”电平输入时，与非门310《1》可以被用作反相器。
93.反相器310《6》和电阻器310《7》可以串联连接在节点nd31与节点nd32之间。电容器310《8》可以连接在电源电压vdd与节点nd32之间。电容器310《9》可以连接在节点nd32与接地电压vss之间。
94.反相器310《10》可以反向缓冲节点nd32的信号以产生采样周期信号sposc。
95.第二振荡器310可以产生具有在使能信号isren以逻辑“高”电平输入时周期性产生的脉冲的采样周期信号sposc。
96.图12是根据图10中所示的采样脉冲发生器330的实施例的电路图。如图12所示，采样脉冲发生器330可以包括采样检测电路330_1和采样复位信号发生电路330_2。
97.采样检测电路330_1可以用反相器330《1》、330《2》和330《3》、与非门330《4》和330《5》、或非门330《6》和与门330《7》来实现。当第一采样计数信号至第五采样计数信号scnt《1:5》被计数为第二逻辑电平组合时，采样检测电路330_1可以从采样周期信号sposc产生采样脉冲sp。第一采样计数信号至第五采样计数信号scnt《1:5》的第二逻辑电平组合可以指第一采样计数信号scnt《1》被计数为逻辑“低”电平、第二采样计数信号scnt《2》被计数为逻辑“高”电平、第三采样计数信号scnt《3》被计数为逻辑“低”电平、第四采样计数信号scnt《4》被计数为逻辑“低”电平以及第五采样计数信号scnt《5》被计数为逻辑“高”电平的情况。
98.采样复位信号发生电路330_2可以用反相器330《8》、330《9》、330《10》、330《11》和330《12》以及与门330《13》来实现。采样复位信号发生电路330_2可以产生采样复位信号srst，该采样复位信号srst具有在采样脉冲sp从逻辑“高”电平转变到逻辑“低”电平时产生的脉冲。采样复位信号发生电路330_2可以产生具有与反相器330《9》、330《10》、330《11》和330《12》的延迟时间相对应的脉冲宽度的采样复位信号srst。
99.图13是示出图10中示出的采样控制电路131_1的操作的时序图。将参考图13描述根据本公开的实施例的采样控制电路131_1的操作，智能刷新操作将描述如下。
100.在时间t11，命令解码器110可以对作为用来执行智能刷新操作的逻辑电平组合的命令cmd《1:n》进行解码，以产生处于逻辑“高”电平的使能信号isren。
101.第二振荡器310可以产生具有在使能信号isren被使能到逻辑“高”电平的时段期间周期性地产生的脉冲的采样周期信号sposc。
102.当输入采样周期信号sposc的脉冲时，采样计数器320可以产生顺序地递增计数的第一采样计数信号至第五采样计数信号scnt《1:5》。
103.在时间t12，当第一采样计数信号至第五采样计数信号scnt《1:5》被计数为第二逻辑电平组合时，采样脉冲发生器330可以从采样周期信号sposc产生采样脉冲sp。第一采样计数信号至第五采样计数信号scnt《1:5》的第二逻辑电平组合可以指第一采样计数信号
scnt《1》被计数为逻辑“低”电平、第二采样计数信号scnt《2》被计数为逻辑“高”电平、第三采样计数信号scnt《3》被计数为逻辑“低”电平、第四采样计数信号scnt《4》被计数为逻辑“低”电平以及第五采样计数信号scnt《5》被计数为逻辑“高”电平的情况。
104.在时间t13，当采样脉冲sp从逻辑“高”电平转变为逻辑“低”电平时，采样脉冲发生器330可以产生处于逻辑“高”电平的采样复位信号srst。
105.采样计数器320可以产生第一采样计数信号至第五采样计数信号scnt《1:5》，该第一采样计数信号至第五采样计数信号scnt《1:5》中的所有比特位通过处于逻辑“高”电平的采样复位信号srst而初始化为逻辑“低”电平。
106.图14是根据图9所示的采样电路131_2的实施例的框图。如图14所示，采样电路131_2可以包括自动刷新计数器410和输出控制信号发生电路420。
107.自动刷新计数器410可以产生通过自动刷新信号aref的脉冲而计数的第一自动计数信号至第三自动计数信号acnt《1:3》。当输入自动刷新信号aref的脉冲时，自动刷新计数器410可以产生顺序地递增计数的第一自动计数信号至第三自动计数信号acnt《1:3》。自动刷新计数器410可以产生通过采样复位信号srst而初始化的第一自动计数信号至第三自动计数信号acnt《1:3》。在采样复位信号srst被使能时，自动刷新计数器410可以产生所有比特位初始化为逻辑“低”电平的第一自动计数信号至第三自动计数信号acnt《1:3》。
108.当产生自动刷新信号aref时，输出控制信号发生电路420可以同步于采样信号sp和智能刷新脉冲psm来产生基于第一自动计数信号至第三自动计数信号acnt《1:3》而选择性使能的第一输出控制信号至第三输出控制信号oscen《1:3》。在采样复位信号srst被使能时，输出控制信号发生电路420可以产生所有比特位被初始化为逻辑“低”电平的第一输出控制信号至第三输出控制信号oscen《1:3》。
109.图15是根据图14所示的输出控制信号发生电路420的实施例的框图。如图15所示，输出控制信号发生电路420可以包括第一检测电路420_1、第二检测电路420_2和第三检测电路420_3。
110.当产生自动刷新信号aref时，第一检测电路420_1可以同步于采样信号sp和智能刷新脉冲psm来产生第一输出控制信号oscen《1》，第一输出控制信号oscen《1》在第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第三逻辑电平组合时被使能。当采样复位信号srst被使能时，第一检测电路420_1可以产生被初始化为逻辑“低”电平的第一输出控制信号oscen《1》。将参考稍后描述的图16来详细描述第一自动计数信号至第三自动计数信号acnt《1:3》的第三逻辑电平组合。
111.当产生自动刷新信号aref时，第二检测电路420_2可以同步于采样信号sp和智能刷新脉冲psm来产生第二输出控制信号oscen《2》，第二输出控制信号oscen《2》在第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第四逻辑电平组合时被使能。当采样复位信号srst被使能时，第二检测电路420_2可以产生被初始化为逻辑“低”电平的第二输出控制信号oscen《2》。将参考稍后描述的图17来详细描述第一自动计数信号至第三自动计数信号acnt《1:3》的第四逻辑电平组合。
112.当产生自动刷新信号aref时，第三检测电路420_3可以同步于采样信号sp和智能刷新脉冲psm来产生第三输出控制信号oscen《3》，第三输出控制信号oscen《3》在第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第五逻辑电平组合时被使能。当采样复
位信号srst被使能时，第三检测电路420_3可以产生被初始化为逻辑“低”电平的第三输出控制信号oscen《3》。将参考稍后描述的图18来详细描述第一自动计数信号至第三自动计数信号acnt《1:3》的第五逻辑电平组合。
113.图16是根据图15中所示的第一检测电路420_1的实施例的电路图。如图16所示，第一检测电路420_1可以包括第一预输出控制信号发生电路430和第一信号传输电路440。
114.第一预输出控制信号发生电路430可以用反相器430《1》、430《2》和430《3》、与非门430《4》、430《5》和430《6》、或非门430《7》、或门430《8》、pmos晶体管430《9》和nmos晶体管430《10》来实现。当自动刷新信号aref以逻辑“高”电平被使能、第二预输出控制信号aout《2》以逻辑“低”电平被禁止以及第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第三逻辑电平组合时，第一预输出控制信号发生电路430可以将节点nd41驱动至电源电压vdd电平以产生第一预输出控制信号aout《1》。当第二预输出控制信号aout《2》以逻辑“高”电平被使能时，第一预输出控制信号发生电路430可以将节点nd41驱动至接地电压vss电平以产生第一预输出控制信号aout《1》。当采样复位信号srst以逻辑“高”电平被使能时，第一预输出控制信号发生电路430可以将节点nd41驱动至接地电压vss电平以产生处于逻辑“低”电平的第一预输出控制信号aout《1》。第一自动计数信号至第三自动计数信号acnt《1:3》的第三逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“低”电平以及第三自动计数信号acnt《3》被计数为逻辑“低”电平的情况。
115.第一信号传输电路440可以用反相器440《1》、440《2》、440《3》、440《4》、440《5》、440《6》、440《7》和440《8》以及与非门440《9》、440《10》、440《11》和440《12》来实现。当采样信号sp以逻辑“低”电平被禁止并且复位信号rst以逻辑“低”电平被禁止时，第一信号传输电路440可以接收第一预输出控制信号aout《1》。第一信号传输电路440可以缓冲在采样信号sp以逻辑“高”电平被使能且复位信号rst以逻辑“低”电平被禁止时输入的第一预输出控制信号aout《1》，以产生第一预延迟输出控制信号aoutd《1》。第一信号传输电路440可以缓冲第一预延迟输出控制信号aoutd《1》，以在智能刷新脉冲psm以逻辑“低”电平被禁止且复位信号rst以逻辑“低”电平被禁止时产生第一输出控制信号oscen《1》。当在初始化操作期间复位信号rst以逻辑“高”电平被使能时，第一信号传输电路440可以产生被初始化为逻辑“高”电平的第一输出控制信号oscen《1》。图16所示的反相采样信号spb是通过对采样信号sp进行反相而获得的信号。图16所示的反相智能刷新脉冲psmb是通过对智能刷新脉冲psm进行反相而获得的信号。
116.图17是根据图15中所示的第二检测电路420_2的实施例的电路图。如图17所示，第二检测电路420_2可以包括第二预输出控制信号发生电路450和第二信号传输电路460。
117.第二预输出控制信号发生电路450可以用反相器450《1》和450《2》、与非门450《3》、450《4》和450《5》、或非门450《6》、或门450《7》、pmos晶体管450《8》和nmos晶体管450《9》来实现。当自动刷新信号aref以逻辑“高”电平被使能、第三预输出控制信号aout《3》以逻辑“低”电平被禁止、且第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第四逻辑电平组合时，第二预输出控制信号发生电路450可以将节点nd42驱动至电源电压vdd电平以产生第二预输出控制信号aout《2》。当第三预输出控制信号aout《3》以逻辑“高”电平被使能时，第二预输出控制信号发生电路430可以将节点nd42驱动至接地电压vss电平以产生第二预
输出控制信号aout《2》。当采样复位信号srst以逻辑“高”电平被使能时，第二预输出控制信号发生电路430可以将节点nd42驱动至接地电压vss电平以产生处于逻辑“低”电平的第二预输出控制信号aout《2》。第一自动计数信号至第三自动计数信号acnt《1:3》的第四逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“高”电平、且第三自动计数信号acnt《3》被计数为逻辑“低”电平的情况。
118.第二信号传输电路460可以用反相器460《1》、460《2》、460《3》和460《4》、与门460《4》以及或非门460《5》、460《6》、460《7》和460《8》来实现。当采样信号sp以逻辑“低”电平被禁止且复位信号rst以逻辑“低”电平被禁止时，第二信号传输电路460可以接收第二预输出控制信号aout《2》。第二信号传输电路460可以缓冲在采样信号sp以逻辑“高”电平被使能且复位信号rst以逻辑“低”电平被禁止时输入的第二预输出控制信号aout《2》，以产生第二预延迟输出控制信号aoutd《2》。第二信号传输电路460可以缓冲第二预延迟输出控制信号aoutd《2》，以在智能刷新脉冲psm以逻辑“低”电平被禁止且复位信号rst以逻辑“低”电平被禁止时产生第二输出控制信号oscen《2》。当在初始化操作期间复位信号rst以逻辑“高”电平被使能时，第二信号传输电路460可以产生被初始化为逻辑“低”电平的第二输出控制信号oscen《2》。图17中所示的反相采样信号spb是通过对采样信号sp进行反相而获得的信号。图17中所示的反相智能刷新脉冲psmb是通过对智能刷新脉冲psm进行反相而获得的信号。
119.图18是根据图15中所示的第三检测电路420_3的实施例的电路图。如图18所示，第三检测电路420_3可以包括第三预输出控制信号发生电路470和第三信号传输电路480。
120.第三预输出控制信号发生电路470可以用反相器470《1》和470《2》、与非门470《3》、470《4》和470《5》、或非门470《6》、或门470《7》、pmos晶体管470《8》和nmos晶体管470《9》来实现。当自动刷新信号aref以逻辑“高”电平被使能、且第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第五逻辑电平组合时，第三预输出控制信号发生电路470可以将节点nd43驱动至电源电压vdd电平以产生处于逻辑“高”电平的第三预输出控制信号aout《3》。当采样复位信号srst以逻辑“高”电平被使能时，第三预输出控制信号发生电路470可以将节点nd43驱动至接地电压vss电平以产生处于逻辑“低”电平的第三预输出控制信号aout《3》。第一自动计数信号至第三自动计数信号acnt《1:3》的第五逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“低”电平以及第三自动计数信号acnt《3》被计数为逻辑“高”电平的情况。
121.第三信号传输电路480可以用反相器480《1》、480《2》、480《3》和480《4》以及或非门480《5》、480《6》、480《7》和480《8》来实现。当采样信号sp以逻辑“低”电平被禁止且复位信号rst以逻辑“低”电平被禁止时，第三信号传输电路480可以接收第三预输出控制信号aout《3》。第三信号传输电路460可以缓冲在采样信号sp以逻辑“高”电平被使能且复位信号rst以逻辑“低”电平被禁止时输入的第三预输出控制信号aout《3》，以产生第三预延迟输出控制信号aoutd《3》。第三信号传输电路480可以缓冲第三预延迟输出控制信号aoutd《3》，以在智能刷新脉冲psm以逻辑“低”电平被禁止且复位信号rst以逻辑“低”电平被禁止时产生第三输出控制信号oscen《3》。当在初始化操作期间复位信号rst以逻辑“高”电平被使能时，第三信号传输电路480可以产生被初始化为逻辑“低”电平的第三输出控制信号oscen《3》。图18中所示的反相采样信号spb是通过对采样信号sp进行反相而获得的信号。图18中所示的反相智能刷新脉冲psmb是通过对智能刷新脉冲psm进行反相而获得的信号。
122.图19是示出图14中所示的采样电路131_2的操作的时序图。将参考图19连同图14至18一起来描述根据本公开的实施例的采样电路131_2的操作，智能刷新操作将描述如下。
123.在描述之前，自动刷新计数器410可以产生在输入自动刷新信号aref的脉冲时顺序地递增计数的第一自动计数信号至第三自动计数信号acnt《1:3》。
124.在时间t21，当自动刷新信号aref以逻辑“高”电平被使能、第二预输出控制信号aout《2》以逻辑“低”电平被禁止以及第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第三逻辑计数水平组合时，第一检测电路420_1的第一预输出控制信号发生电路430可以产生处于逻辑“高”电平的第一预输出控制信号aout《1》。第一自动计数信号至第三自动计数信号acnt《1:3》的第三逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“低”电平且第三自动计数信号acnt《3》被计数为逻辑“低”电平的情况。
125.第一检测电路420_1的第一信号传输电路440可以基于处于逻辑“低”电平的采样信号sp来接收第一预输出控制信号aout《1》。
126.在时间t22，当自动刷新信号aref以逻辑“高”电平被使能、第三预输出控制信号aout《3》以逻辑“低”电平被禁止且第一自动计数信号至第三自动计数信号acnt《1:3》被计数为第四逻辑计数水平组合时，第二检测电路420_2的第二预输出控制信号发生电路430可以产生处于逻辑“高”电平的第二预输出控制信号aout《2》。第一自动计数信号至第三自动计数信号acnt《1:3》的第四逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“高”电平且第三自动计数信号acnt《3》被计数为逻辑“低”电平的情况。
127.在第二预输出控制信号aout《2》被使能到逻辑“高”电平时，第一检测电路420_1的第一预输出控制信号发生电路430可以产生处于逻辑“低”电平的第一预输出控制信号aout《1》。第一检测电路420_1的第一信号传输电路440可以基于处于逻辑“低”电平的采样信号sp来接收第一预输出控制信号aout《1》。
128.第二检测电路420_2的第二信号传输电路460可以基于处于逻辑“低”电平的采样信号sp来接收第二预输出控制信号aout《2》。
129.在时间t23，当自动刷新信号aref以逻辑“高”电平被使能且第一自动计数信号至第三自动计数信号acnt《1:3》可以被计数为第五逻辑电平组合时，第三检测电路420_3的第三预输出控制信号发生电路470可以产生处于逻辑“高”电平的第三预输出控制信号aout《3》。第一自动计数信号至第三自动计数信号acnt《1:3》的第五逻辑电平组合可以指第一自动计数信号acnt《1》被计数为逻辑“高”电平、第二自动计数信号acnt《2》被计数为逻辑“低”电平且第三自动计数信号acnt《3》被计数为逻辑“高”电平的情况。
130.当第三预输出控制信号aout《3》以逻辑“高”电平被使能时，第二检测电路420_2的第二信号传输电路460可以产生处于逻辑“低”电平的第二预输出控制信号aout《2》。第二检测电路420_2的第二信号传输电路460可以基于处于逻辑“低”电平的采样信号sp接收来第二预输出控制信号aout《2》。
131.第三检测电路420_3的第三信号传输电路480可以基于处于逻辑“低”电平的采样信号sp来接收第三预输出控制信号aout《3》。
132.在时间t24，如图13所示，在第一采样计数信号至第五采样计数信号scnt《1:5》被
计数为第二逻辑电平组合时，采样脉冲发生器330可以从采样周期信号sposc来产生采样信号sp。
133.第一检测电路420_1的第一信号传输电路440可以在采样信号sp处于逻辑“高”电平的情况下缓冲第一预输出控制信号aout《1》，以产生处于逻辑“低”电平的第一预延迟输出控制信号aoutd《1》。
134.第二检测电路420_2的第二信号传输电路460可以在采样信号sp处于逻辑“高”电平的情况下缓冲第二预输出控制信号aout《2》，以产生处于逻辑“低”电平的第二预延迟输出控制信号aoutd《2》。
135.第三检测电路420_3的第三信号传输电路480可以在采样信号sp处于逻辑“高”电平的情况下缓冲第三预输出控制信号aout《3》，以产生处于逻辑“高”电平的第三预延迟输出控制信号aoutd《3》。
136.在时间t25，在采样信号sp从逻辑“高”电平转变为逻辑“低”电平时，采样脉冲发生器330可以产生处于逻辑“高”电平的采样复位信号srst。
137.自动刷新计数器410可以产生所有比特位通过处于逻辑“高”电平的采样复位信号srst而初始化为逻辑“低”电平的第一自动计数信号至第三自动计数信号acnt《1:3》。
138.在时间t26，第一检测电路420_1的第一信号传输电路440可以在智能刷新脉冲psm处于逻辑“高”电平的情况下缓冲第一预延迟输出控制信号aoutd《1》，以产生处于逻辑“低”电平的第一输出控制信号oscen《1》。当产生处于逻辑“高”电平的第一输出控制信号oscen《1》时，意味着自动刷新信号aref被产生1至2次。
139.第二检测电路420_2的第二信号传输电路460可以在智能刷新脉冲psm处于逻辑“高”电平的情况下缓冲第二预延迟输出控制信号aoutd《2》，以产生处于逻辑“低”电平的第二输出控制信号oscen《2》。当产生处于逻辑“高”电平的第二输出控制信号oscen《2》时，意味着自动刷新信号aref被产生3至5次。
140.第三检测电路420_3的第三信号传输电路480可以在智能刷新脉冲psm处于逻辑“高”电平的情况下缓冲第三预延迟输出控制信号aoutd《3》，以产生处于逻辑“高”电平的第三输出控制信号oscen《3》。当产生处于逻辑“高”电平的第三输出控制信号oscen《3》时，意味着自动刷新信号aref被产生6次或更多。
141.如上所述，根据本公开的实施例的采样电路131_2可以产生根据自动刷新信号aref的产生次数来选择性被使能的第一输出控制信号至第三输出控制信号oscen《1:3》。
142.图20是根据图8所示的智能刷新信号发生电路132的实施例的框图。如图20所示，智能刷新信号发生电路132可以包括智能周期信号发生电路132_1、智能刷新计数器132_2和智能刷新脉冲发生器132_3。
143.智能周期信号发生电路132_1可以产生具有脉冲的智能周期信号iosc，该脉冲从使能信号isren被使能且自刷新进入信号sret被输入的时间点到自刷新结束信号srex被输入的时间点周期性产生。智能周期信号发生电路132_1可以产生被复位信号rst禁止的智能周期信号iosc。
144.智能刷新计数器132_2可以产生通过智能周期信号iosc的脉冲而计数的第一智能计数信号至第四智能计数信号icnt《1:4》。智能刷新计数器132_2可以产生在输入智能周期信号iosc的脉冲时顺序递增计数的第一智能计数信号至第四智能计数信号icnt《1:4》。智
能刷新计数器132_2可以产生通过智能复位信号irst而初始化的第一智能计数信号至第四智能计数信号icnt《1:4》。在智能复位信号irst被使能时，智能刷新计数器132_2可以产生所有比特位被初始化为逻辑“低”电平的第一智能计数信号至第四智能计数信号icnt《1:4》。
145.智能刷新脉冲发生器132_3可以基于第一输出控制信号至第三输出控制信号oscen《1:3》和第一智能计数信号至第四智能计数信号icnt《1:4》的逻辑电平组合从智能周期信号iosc来产生智能刷新脉冲psm。智能刷新脉冲发生器132_3可以基于复位信号rst和智能刷新脉冲psm来产生智能复位信号irst。
146.图21是根据图20所示的智能周期信号发生电路132_1的实施例的框图。如图21所示，智能周期信号发生电路132_1可以包括智能使能信号发生电路510和第三振荡器520。
147.智能使能信号发生电路510可以产生从使能信号isren被使能且自刷新进入信号sret被输入的时间点到自刷新结束信号srex被输入的时间点被使能的智能使能信号ien。智能使能信号发生电路510可以产生通过复位信号rst禁止的智能使能信号ien。
148.第三振荡器520可以产生具有在智能使能信号ien被使能的时段期间周期性产生的脉冲的智能周期信号iosc。
149.图22是根据图21所示的智能使能信号发生电路510的实施例的框图。如图22所示，智能使能信号发生电路510可以包括智能驱动信号发生电路511和第二锁存电路512。
150.智能驱动信号发生电路511可以用与非门510《1》、510《2》和510《3》、pmos晶体管510《4》和nmos晶体管510《5》和510《6》来实现。当使能信号isren以逻辑“高”电平被使能且自刷新进入信号sret以逻辑“高”电平输入时，智能驱动信号发生电路511可以将节点nd51驱动至电源电压vdd电平以产生处于逻辑“高”电平的智能驱动信号idrv。当使能信号isren以逻辑“高”电平被使能且自刷新结束信号srex以逻辑“高”电平输入时，智能驱动信号发生电路511可以将节点nd51驱动至接地电压vss电平，以产生处于逻辑“低”电平的智能驱动信号idrv。当复位信号rst以逻辑“高”电平被使能时，智能驱动信号发生电路511可以将节点nd51驱动至接地电压vss电平，以产生处于逻辑“低”电平的智能驱动信号idrv。
151.第二锁存电路512可以用反相器510《7》、510《8》和510《9》来实现。第二锁存电路512可以锁存智能驱动信号idrv并缓冲锁存的智能驱动信号idrv以产生智能使能信号ien。
152.图23是根据图21所示的第三振荡器520的实施例的框图。如图23所示，第三振荡器520可以用与非门520《1》、反相器520《2》、520《6》和520《10》、电阻器520《3》和520《7》、以及电容器520《4》、520《5》、520《8》和520《9》来实现。
153.与非门520《1》、反相器520《2》和电阻器520《3》可以串联连接在节点nd53与节点nd52之间。电容器520《4》可以连接在电源电压vdd与节点nd52之间。电容器520《5》可以连接在节点nd52与接地电压vss之间。当智能使能信号ien以逻辑“高”电平输入时，与非门520《1》可以用作反相器。
154.反相器520《6》和电阻器520《7》可以串联连接在节点nd52与节点nd53之间。电容器520《8》可以连接在电源电压vdd与节点nd53之间。电容器520《9》可以连接在节点nd53与接地电压vss之间。
155.反相器520《10》可以反向缓冲节点nd53的信号以产生智能周期信号iosc。
156.第三振荡器520可以产生具有当智能使能信号ien以逻辑“高”电平输入时周期性
产生的脉冲的智能周期信号iosc。
157.图24是根据图20所示的智能刷新信号发生器132_3的实施例的电路图。如图24所示，智能刷新脉冲发生器132_3可以包括第一脉冲传输电路530、第二脉冲传输电路540、第三脉冲传输电路550、缓冲电路560和智能复位信号发生电路570。
158.第一脉冲传输电路530可以用反相器530《1》和530《2》、与非门530《3》和530《4》、或非门530《5》和与门530《6》来实现。当第一输出控制信号oscen《1》以逻辑“高”电平被使能且第一智能计数信号至第四智能计数信号icnt《1:4》被计数为第六逻辑电平组合时，第一脉冲传输电路530可以输出智能周期信号iosc作为内部脉冲信号ip。第一智能计数信号至第四智能计数信号icnt《1:4》的第六逻辑电平组合可以指第一智能计数信号icnt《1》被计数为逻辑“高”电平、第二智能计数信号icnt《2》被计数为逻辑“高”电平、第三智能计数信号icnt《3》被计数为逻辑“低”电平且第四智能计数信号icnt《4》被计数为逻辑“高”电平的情况。图24所示的第一反相输出控制信号oscenb《1》是通过将第一输出控制信号oscen《1》进行反相而获得的信号。
159.第二脉冲传输电路540可以用反相器540《1》、540《2》和540《3》、与非门540《4》和540《5》、或非门540《6》以及与门540《7》来实现。当第二输出控制信号oscen《2》以逻辑“高”电平被使能且第一智能计数信号至第四智能计数信号icnt《1:4》被计数为第七逻辑电平组合时，第二脉冲传输电路540可以输出智能周期信号iosc作为内部脉冲信号ip。第一智能计数信号至第四智能计数信号icnt《1:4》的第七逻辑电平组合可以指第一智能计数信号icnt《1》被计数为逻辑“低”电平、第二智能计数信号icnt《2》被计数为逻辑“低”电平、第三智能计数信号icnt《3》被计数为逻辑“高”电平且第四智能计数信号icnt《4》被计数为逻辑“高”电平的情况。图24所示的第二反相输出控制信号oscenb《2》是通过将第二输出控制信号oscen《2》进行反相而获得的信号。
160.第三脉冲传输电路550可以用反相器550《1》和550《2》、与非门550《3》和550《4》、或非门550《5》以及与门550《6》来实现。当第三输出控制信号oscen《3》以逻辑“高”电平被使能且第一智能计数信号至第四智能计数信号icnt《1:4》被计数为第八逻辑电平组合时，第三脉冲传输电路550可以输出智能周期信号iosc作为内部脉冲信号ip。第一智能计数信号至第四智能计数信号icnt《1:4》的第八逻辑电平组合可以指第一智能计数信号icnt《1》被计数为逻辑“高”电平、第二智能计数信号icnt《2》被计数为逻辑“低”电平、第三智能计数信号icnt《3》被计数为逻辑“高”电平、且第四智能计数信号icnt《4》被计数为逻辑“高”电平的情况。如图24所示的第三反相输出控制信号oscenb《3》是通过将第三输出控制信号oscen《3》进行反相而获得的信号。
161.缓冲电路560可以用反相器560《1》来实现。缓冲电路560可以反向缓冲内部脉冲信号ip以产生智能刷新脉冲psm。
162.智能复位信号发生电路570可以用或门570《1》来实现。当智能刷新脉冲psm和复位信号rst中的一个以逻辑“高”电平输入时，智能复位信号发生电路570可以产生以逻辑“高”电平被使能的智能复位信号irst。智能复位信号发生电路570可以对智能刷新脉冲psm和复位信号rst执行逻辑或运算以产生智能复位信号irst。
163.图25是示出根据本公开的实施例的电子器件10的智能刷新操作的图。将参考图25来描述根据本发明的实施例的电子器件10的智能刷新操作，基于自动刷新信号aref的输入
次数来调整刷新操作时段的操作将描述如下。
164.首先，自动刷新信号aref被输入4次的情况(情况1)将描述如下。
165.当在自动刷新时段中自动刷新信号aref被输入4次时，在自刷新时段中可以产生6次内部刷新信号iref。
166.也就是说，在自刷新时段期间，存储电路(图1的150)的存储单元mc可以被刷新六次。
167.接下来，自动刷新信号aref被输入6次的情况(情况2)将描述如下。
168.当在自动刷新时段中自动刷新信号aref被输入6次时，可以在自刷新时段中产生4次内部刷新信号iref。
169.也就是说，在自刷新时段期间，存储电路150的存储单元mc可以被刷新4次。
170.如上所述，电子器件10可以执行智能刷新操作，该智能刷新操作基于周期性执行自刷新操作和自动刷新操作的次数来调整自刷新的操作时段。电子器件10可以通过基于在智能刷新操作期间自动刷新信号aref的输入次数调整自刷新操作时段来执行恒定刷新操作而执行有效的刷新操作。电子器件10可以通过基于在智能刷新操作期间自动刷新信号aref的输入次数来调整自刷新操作时段而防止数据丢失。
171.图26是示出根据本公开的实施例的电子系统1000的结构的图。如图26所示，电子系统1000可以包括主机1100和半导体系统1200。
172.主机1100和半导体系统1200可以使用接口协议来相互传输信号。主机1100与半导体系统1200之间使用的接口协议可以包括多媒体卡(mmc)、增强型小磁盘接口(esdi)、集成驱动电子设备(ide)、外围组件互连直通(pci-e)、先进技术附件(ata)、串行ata(sata)、并行ata(pata)、串行连接scsi(sas)、通用串行总线(usb)等。
173.半导体系统1200可以包括控制器1300和电子器件1400(k:1)。控制器1300可以控制电子器件1400(k:1)执行自刷新操作和智能刷新操作。每个电子器件1400(k:1)可以执行智能刷新操作，该智能刷新操作基于周期性执行的自刷新操作和自动刷新操作的次数来调整自刷新的操作时段。每个电子器件1400(k:1)可以通过基于在智能刷新操作期间自动刷新信号aref的输入次数调整自刷新操作时段来执行恒定刷新操作，而执行有效刷新操作。每个电子器件1400(k:1)可以通过基于在智能刷新操作期间自动刷新信号aref的输入次数来调整自刷新操作时段而防止数据丢失。
174.电子器件1400(k:1)中的每一个可以用图1中所示的电子器件10来实现。根据实施例，电子器件1400(k:1)可以用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁随机存取存储器(mram)和铁电随机存取存储器(fram)来实现。
175.已经结合如上所述的一些实施例公开了概念。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，本说明书中公开的实施例不应从限制性的角度而是从说明性的角度来考虑。概念的范围不限于以上描述，而是由所附权利要求来限定，并且等效范围内的所有区别特征均应被解释为包括在该概念中。
技术特征：
1.一种电子器件，包括：智能刷新控制电路，其产生智能刷新脉冲，所述智能刷新脉冲的脉冲具有基于在智能刷新操作期间自动刷新信号的产生次数而调整的产生周期；以及内部刷新信号发生电路，其输出自刷新脉冲和所述智能刷新脉冲中的一个作为内部刷新信号，所述自刷新脉冲包括在自刷新操作期间通过使能信号周期性产生的脉冲。2.根据权利要求1所述的电子器件，其中，所述智能刷新控制电路产生所述智能刷新脉冲，所述智能刷新脉冲具有随着所述自动刷新信号的产生次数的增加而增加以及随着所述自动刷新信号的产生次数的减小而减小的产生周期。3.根据权利要求1所述的电子器件，其中，所述使能信号是在输入用来执行所述智能刷新操作的命令时被使能的信号。4.根据权利要求1所述的电子器件，其中，所述智能刷新控制电路包括：输出控制电路，其在所述使能信号被使能时产生第一输出控制信号至第三输出控制信号，所述第一输出控制信号至第三输出控制信号基于所述自动刷新信号的产生次数而被选择性地使能；以及智能刷新信号发生电路，其产生所述智能刷新脉冲，所述智能刷新脉冲的脉冲具有从所述使能信号被使能且自刷新进入信号被输入的时间点到自刷新结束信号被输入的时间点由所述第一输出控制信号至第三输出控制信号控制的产生周期。5.根据权利要求4所述的电子器件，其中，所述输出控制电路包括：采样控制电路，其产生采样信号和采样复位信号，所述采样信号和所述采样复位信号在从所述使能信号被使能的时间点起经过了预定时段之后被使能；以及采样电路，其产生所述第一输出控制信号至第三输出控制信号，所述第一输出控制信号至第三输出控制信号在输入所述采样信号时基于所述自动刷新信号的产生次数而被选择性地使能。6.根据权利要求5所述的电子器件，其中，所述采样控制电路包括：第一振荡器，其产生具有在所述使能信号被使能的时段期间周期性产生的脉冲的采样周期信号；采样计数器，其产生通过所述采样复位信号而初始化并通过所述采样周期信号的脉冲而计数的采样计数信号；以及采样脉冲发生器，其产生所述采样信号和所述采样复位信号，所述采样信号和所述采样复位信号在所述采样计数信号被计数为第一逻辑电平组合时被使能。7.根据权利要求5所述的电子器件，其中，所述采样电路包括：自动刷新计数器，其产生通过所述采样复位信号而初始化并通过所述自动刷新信号的脉冲而计数的自动计数信号；以及输出控制信号发生电路，其同步于所述采样信号和所述智能刷新脉冲而产生基于所述自动计数信号来被选择性使能的所述第一输出控制信号至第三输出控制信号。8.根据权利要求7所述的电子器件，其中，所述输出控制信号发生电路包括：第一检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第一输出控制信号，所述第一输出控制信号在所述自动计数信号被计数为第二逻辑电平组合时被使能；第二检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第二输出控制
信号，所述第二输出控制信号在所述自动计数信号被计数为第三逻辑电平组合时被使能；以及第三检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第三输出控制信号，所述第三输出控制信号在所述自动计数信号被计数为第四逻辑电平组合时被使能。9.根据权利要求8所述的电子器件，其中，当所述自动计数信号被计数为所述第三逻辑电平组合时，所述自动刷新信号的输入次数多于当所述自动计数信号被计数为所述第二逻辑电平组合时的输入次数，以及其中，当所述自动计数信号被计数为所述第四逻辑电平组合时，所述自动刷新信号的输入次数多于当所述自动计数信号被计数为所述第三逻辑电平组合时的输入次数。10.根据权利要求4所述的电子器件，其中，所述智能刷新信号发生电路包括：智能周期信号发生电路，其产生智能周期信号，所述智能周期信号具有从所述使能信号被使能且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点周期性产生的脉冲；智能刷新计数器，其产生通过智能复位信号而初始化并通过所述智能周期信号的脉冲而计数的智能计数信号；以及智能刷新信号发生器，其基于所述第一输出控制信号至第三输出控制信号和所述智能计数信号的逻辑电平组合从所述智能周期信号来产生所述智能刷新脉冲和所述智能复位信号。11.根据权利要求10所述的电子器件，其中，所述智能周期信号发生电路包括：智能使能信号发生电路，其产生从所述使能信号被使能且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点被使能的智能使能信号；以及第二振荡器，其产生具有在所述智能使能信号被使能的时段期间周期性产生的脉冲的所述智能周期信号。12.根据权利要求10所述的电子器件，其中，所述智能刷新信号发生器包括：第一脉冲传输电路，其当所述第一输出控制信号被使能且所述智能计数信号被计数为第五逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；第二脉冲传输电路，其当所述第二输出控制信号被使能且所述智能计数信号被计数为第六逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；第三脉冲传输电路，其当所述第三输出控制信号被使能且所述智能计数信号被计数为第七逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；缓冲电路，其缓冲所述内部脉冲信号以产生所述智能刷新脉冲；以及智能复位信号发生电路，其产生所述智能复位信号，所述智能复位信号在复位信号和所述智能刷新脉冲中的一个被使能时而被使能。13.一种电子器件，包括：自刷新控制电路，其产生自刷新脉冲，所述自刷新脉冲具有在自刷新操作期间通过自刷新进入信号和自刷新结束信号周期性产生的脉冲；智能刷新控制电路，其产生智能刷新脉冲，所述智能刷新脉冲的脉冲具有基于在智能刷新操作期间自动刷新信号的产生次数而调整的产生周期；以及内部刷新信号发生电路，其基于使能信号来输出所述自刷新脉冲和所述智能刷新脉冲
中的一个作为内部刷新信号。14.根据权利要求13所述的电子器件，其中，所述自刷新控制电路产生所述自刷新脉冲，所述自刷新脉冲具有从所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点周期性产生的脉冲。15.根据权利要求13所述的电子器件，其中，所述自刷新控制电路包括：自周期信号发生电路，其产生自周期信号，所述自周期信号具有从所述使能信号被禁止且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点周期性产生的脉冲；自刷新计数器，其产生通过自复位信号而初始化并通过所述自周期信号的脉冲而计数的自计数信号；以及自刷新信号发生器，其当所述自刷新进入信号被使能时，基于所述自计数信号的逻辑电平组合从所述自周期信号产生所述自刷新脉冲和所述自复位信号。16.根据权利要求15所述的电子器件，其中，所述自周期信号发生电路包括：自使能信号发生电路，其产生自使能信号，所述自使能信号在从所述使能信号被禁止且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点被使能；以及第一振荡器，其产生所述自周期信号，所述自周期信号具有在所述自使能信号被使能的时段期间周期性产生的脉冲。17.根据权利要求15所述的电子器件，其中，所述自刷新信号发生器包括：自周期信号传输电路，其当所述自刷新进入信号被禁止且所述自计数信号被计数为第一逻辑电平组合时，从所述自周期信号产生所述自刷新脉冲；以及自复位信号发生电路，其产生所述自复位信号，所述自复位信号在复位信号、所述自刷新结束信号和所述自刷新脉冲中的一个被使能时而被使能。18.根据权利要求13所述的电子器件，其中，所述智能刷新控制电路产生所述智能刷新脉冲，所述智能刷新脉冲具有随着所述自动刷新信号的产生次数的增加而增加以及随着所述自动刷新信号的产生次数的减小而减小的产生周期。19.根据权利要求13所述的电子器件，其中，所述智能刷新控制电路包括：输出控制电路，其在所述使能信号被使能时产生第一输出控制信号至第三输出控制信号，所述第一输出控制信号至第三输出控制信号基于所述自动刷新信号的产生次数而被选择性地使能；以及智能刷新信号发生电路，其产生所述智能刷新脉冲，所述智能刷新脉冲的脉冲具有从所述使能信号被使能且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点通过所述第一输出控制信号至第三输出控制信号调整的产生周期。20.根据权利要求19所述的电子器件，其中，所述输出控制电路包括：采样控制电路，其产生采样信号和采样复位信号，所述采样信号和所述采样复位信号在从所述使能信号被使能的时间点起经过了预定时段之后被使能；以及采样电路，其产生所述第一输出控制信号至第三输出控制信号，所述第一输出控制信号至第三输出控制信号在所述采样信号被输入时基于所述自动刷新信号的产生次数而被选择性地使能。
21.根据权利要求20所述的电子器件，其中，所述采样控制电路包括：第二振荡器，其产生具有在所述使能信号被使能的时段期间周期性产生的脉冲的采样周期信号；采样计数器，其产生通过所述采样复位信号而初始化并通过所述采样周期信号的脉冲而计数的采样计数信号；以及采样脉冲发生器，其产生所述采样信号和所述采样复位信号，所述采样信号和所述采样复位信号在所述采样计数信号被计数为第二逻辑电平组合时被使能。22.根据权利要求20所述的电子器件，其中，所述采样电路包括：自动刷新计数器，其产生通过所述采样复位信号而初始化并通过所述自动刷新信号的脉冲而计数的自动计数信号；以及输出控制信号发生电路，其同步于所述采样信号和所述智能刷新脉冲而产生基于所述自动计数信号来被选择性使能的所述第一输出控制信号至第三输出控制信号。23.根据权利要求22所述的电子器件，其中，所述输出控制信号发生电路包括：第一检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第一输出控制信号，所述第一输出控制信号在所述自动计数信号被计数为第三逻辑电平组合时被使能；第二检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第二输出控制信号，所述第二输出控制信号在所述自动计数信号被计数为第四逻辑电平组合时被使能；以及第三检测电路，其同步于所述采样信号和所述智能刷新脉冲而产生所述第三输出控制信号，所述第三输出控制信号在所述自动计数信号被计数为第五逻辑电平组合时被使能。24.根据权利要求23所述的电子器件，其中，当所述自动计数信号被计数为所述第四逻辑电平组合时，所述自动刷新信号的输入次数多于当所述自动计数信号被计数为所述第三逻辑电平组合时的输入次数，以及其中，当所述自动计数信号被计数为所述第五逻辑电平组合时，所述自动刷新信号的输入次数多于当所述自动计数信号被计数为所述第四逻辑电平组合时的输入次数。25.根据权利要求19所述的电子器件，其中，所述智能刷新信号发生电路包括：智能周期信号发生电路，其产生智能周期信号，所述智能周期信号具有从所述使能信号被使能且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点周期性产生的脉冲；智能刷新计数器，其产生通过智能复位信号而初始化并通过所述智能周期信号的脉冲而计数的智能计数信号；以及智能刷新脉冲发生器，其基于所述第一输出控制信号至第三输出控制信号和所述智能计数信号的逻辑电平组合从所述智能周期信号来产生所述智能刷新脉冲和所述智能复位信号。26.根据权利要求25所述的电子器件，其中，所述智能周期信号发生电路包括：智能使能信号发生电路，其产生从所述使能信号被使能且所述自刷新进入信号被输入的时间点到所述自刷新结束信号被输入的时间点被使能的智能使能信号；以及第三振荡器，其产生具有在所述智能使能信号被使能的时段期间周期性产生的脉冲的所述智能周期信号。
27.根据权利要求25所述的电子器件，其中，所述智能刷新脉冲发生器包括：第一脉冲传输电路，其当所述第一输出控制信号被使能且所述智能计数信号被计数为第六逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；第二脉冲传输电路，其当所述第二输出控制信号被使能且所述智能计数信号被计数为第七逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；第三脉冲传输电路，其当所述第三输出控制信号被使能且所述智能计数信号被计数为第八逻辑电平组合时，输出所述智能周期信号作为内部脉冲信号；缓冲电路，其缓冲所述内部脉冲信号以产生所述智能刷新脉冲；以及智能复位信号发生电路，其产生所述智能复位信号，所述智能复位信号在复位信号和所述智能刷新脉冲中的一个被使能时而被使能。
技术总结
本申请公开了用于调整刷新操作时段的电子器件。该电子器件包括：智能刷新控制电路，其产生智能刷新脉冲，所述智能刷新脉冲的脉冲具有基于在智能刷新操作期间自动刷新信号的产生次数而调整的产生周期；以及内部刷新信号发生电路，其输出自刷新脉冲和智能刷新脉冲中的一个作为内部刷新信号，所述自刷新脉冲包括在自刷新操作期间由使能信号周期性产生的脉冲。自刷新操作期间由使能信号周期性产生的脉冲。自刷新操作期间由使能信号周期性产生的脉冲。
