存储器阵列的制作方法
1.本技术涉及存储器件技术领域，具体涉及一种存储器阵列。
背景技术：
2.请参考图1，图1是一种传统的共源型的两管阵列方式排布的存储器件的结构图，这种存储器件包括：阵列式排布的多个存储单元，每个存储单元均由一存储管和一选择管串联组成。如图1所示，存储单元a1，a2，b1，b2构成2*2阵列，所述不同列的存储单元的位线分别为bl1和bl2，字线可以分为选择管字线(wl)和存储管字线(wls)，wls横向将相同行的存储管的栅极连在一起，wl横向将相同行的选择管的栅极连在一起，存储管字线分别为wls1和wls2，选择管字线分别为wl1和wl2，所述源端背靠背共接，然后横向用源线sl接出；整个存储阵列共用一个阱区。
3.表一
[0004][0005]
表一为共源型的两管阵列方式排布的存储器件的操作方式，假设存储单元a1所在行与列分别为选中行与选中列。定义选择管字线上加载的电压为vwl、所述存储管字线上加载的电压为vwls、所述位线上加载的电压为vbl、所述阱区上加载的电压为vbpw、源线上加载的电压为vsl。其中，1)擦除和写入采用行操作模式(page模式)，同一行的位数同时被擦除和写入，擦除为0；写入分为写“1”或写“0”，其中，在写入“1”时，bl2上所加载的电压为vneg；在写入“0”时bl2上所加载的电压为vp0；2)读取时，选中列bl1上所加载的电压为vlim；非选中列bl1上所加载的电压为vgnd；选中行的选择管加载电压为vpwr、存储管加载电压为vgnd；非选中行选择管加载电压为vgnd、存储管加载电压为vgnd。
[0006]
然而，传统的共源型的两管阵列方式排布的存储器件在横向需要设置源线，外围电路设计较为繁杂，并且占用较多的芯片设计面积。
技术实现要素：
[0007]
本技术提供了一种存储器阵列，可以解决现有的存储器阵列中在横向需要设置源线，导致存储器件占用较多的芯片设计面积、外围电路设计过于繁杂中的至少一个问题。
[0008]
一方面，本技术实施例提供了一种存储器阵列，包括：
[0009]
多个存储单元，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；
[0010]
多条沿列所在方向间隔排布的位线，其中，同一列的所述存储管的漏极均连接在对应的一所述位线上；
[0011]
多条沿行所在方向间隔排布的存储管字线；以及，
[0012]
多条沿行所在方向间隔排布的选择管字线，其中，所述存储管字线与所述选择管字线交替排布，同一行的所述存储管的栅极均连接对应的一所述存储管字线，各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线，所有的所述存储单元共用一个阱区；
[0013]
通过对所述选择管的栅极连接的所述选择管字线、所述存储管的栅极连接的所述存储管字线和所述存储管的漏极连接的所述位线施加一定的电压实现对所述存储位单元的擦除、编程和读取。
[0014]
可选的，在所述存储器阵列中，定义所述选择管字线上加载的电压为vwl、所述存储管字线上加载的电压为vwls、所述位线上加载的电压为vbl、所述阱区上加载的电压为vbpw；
[0015]
定义vpos为第一正电压、vneg为负电压、vpwr为所述选择管的开启电压、vgnd为地位电压、vp0为第二正电压；
[0016]
擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的vwl均为vpwr；选中行的所述存储管的栅极连接的vwls为vneg；非选中行的所述存储管的栅极连接的vwls为vpos；所有列的所述存储管的漏极连接的vbl均为vpos；阱区上加载的电压vbpw为vpos；
[0017]
编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；同一列的所述存储管的漏极连接的vbl为vneg阱区上加载的电压vbpw为vneg；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；同一列的所述存储管的漏极连接的vbl为vp0；阱区上加载的电压vbpw为vneg；
[0018]
读取操作时，选中行的所述选择管的栅极连接的vwl为vpwr；非选中行的所述选择管的栅极连接的vwl为vgnd；选中行和非选中行的所述存储管的栅极连接的vwls均为vgnd；选中列和非选中列的所述存储管的漏极连接的vbl均为vgnd；阱区上加载的电压vbpw为vgnd。
[0019]
可选的，在所述存储器阵列中，vp0的数值小于vpos以使完成写入“0”操作后的所述存储管的存储状态不变。
[0020]
可选的，在所述存储器阵列中，vpos为4v～12v；vneg为-8v～-2v；vpwr为0v～3v。
[0021]
可选的，在所述存储器阵列中，vpos为7v；vneg为-4v；vpwr为2v；vp0为1.6v。
[0022]
可选的，在所述存储器阵列中，擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的vwl均为2v；选中行的所述存储管的栅极连接的vwls为-4v；非选中行的所述存储管的栅极连接的vwls为7v；所有列的所述存储管的漏极连接的vbl均为7v；阱区上加载的电压vbpw为7v；
[0023]
编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；同一列的所述存储管的漏极连接的vbl为-4v；阱区上加载的电压vbpw为-4v；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；同一列的所述存储管的漏极连接的vbl为1.6v；阱区上加载的电压vbpw为-4v；
[0024]
读取操作时，选中行的所述选择管的栅极连接的vwl为2v；非选中行的所述选择管的栅极连接的vwl为0v；选中行和非选中行的所述存储管的栅极连接的vwls均为0v；选中列和非选中列的所述存储管的漏极连接的vbl均为0v；阱区上加载的电压vbpw为0v。
[0025]
本技术技术方案，至少包括如下优点：
[0026]
本技术通过将选择管和存储管背靠背相邻设置，比传统的两管(选择管和存储管)分离结构的sonos器件更加节省面积。进一步的，本技术将各存储单元中的所述选择管的源极和栅极共接，从而省去了源线，在外接电路设计上更加简洁。
附图说明
[0027]
为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]
图1是一种传统的共源型的两管阵列方式排布的存储器件的结构图；
[0029]
图2是本发明实施例的存储器阵列的结构图；
[0030]
图3是本发明实施例的擦除操作中的存储器阵列的结构图；
[0031]
图4是本发明实施例的写入操作中的存储器阵列的结构图；
[0032]
图5是本发明实施例的读取操作中的存储器阵列的结构图。
具体实施方式
[0033]
下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
[0034]
在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、
以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0035]
在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0036]
此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0037]
本技术实施例提供了一种存储器阵列，请参考图2，图2是本发明实施例的存储器阵列的结构图，所述存储器阵列包括：多个存储单元、多条沿列所在方向间隔排布的位线、多条沿行所在方向间隔排布的存储管字线和多条沿行所在方向间隔排布的选择管字线，其中，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；同一列的所述存储管的漏极均连接在对应的一所述位线上；所述存储管字线与所述选择管字线交替排布，同一行的所述存储管的栅极均连接对应的一所述存储管字线，各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线，所有的所述存储单元共用一个阱区。通过对所述选择管的栅极连接的所述选择管字线、所述存储管的栅极连接的所述存储管字线和所述存储管的漏极连接的所述位线施加一定的电压实现对所述存储位单元的擦除、编程和读取。
[0038]
如图2所示，本实施例以2行
×
2列的存储单元构成的阵列为例，所述存储器阵列包括：四个存储单元a1、a2、a3和a4，两条沿列所在方向间隔排布的位线bl1和bl2、两条沿行所在方向间隔排布的存储管字线wls1和wls2以及两条沿行所在方向间隔排布的选择管字线wl1和wl2。接下来详细阐述所述存储位单元的擦除、编程和读取操作过程。
[0039]
表1
[0040][0041]
在本实施例中，参见表1，定义所述选择管字线wl上加载的电压为vwl、所述存储管字线wls上加载的电压为vwls、所述位线bl上加载的电压为vbl、所述阱区上加载的电压为vbpw；进一步的，定义vpos为存储器擦除或写入操作时的第一正电压，vneg为存储器擦除或写入操作时的负电压，vp0为存储器高压操作第二正电压、vpwr为所述选择管的开启电压、
vgnd为地位电压。擦除操作时，采用行操作模式(page模式)，选中行和非选中行的所述选择管的栅极连接的vwl均为vpwr；选中行的所述存储管的栅极连接的vwls为vneg；非选中行的所述存储管的栅极连接的vwls为vpos；所有列的所述存储管的漏极连接的vbl均为vpos；阱区上加载的电压vbpw为vpos。
[0042]
编程写入操作时，采用行操作模式(page模式)，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；所有列的所述存储管的漏极连接的vbl为vneg；阱区上加载的电压vbpw为vneg；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；同一列的所述存储管的漏极连接的vbl为vp0；阱区上加载的电压vbpw为vneg。
[0043]
读取操作时，选中行的所述选择管的栅极连接的vwl为vpwr；非选中行的所述选择管的栅极连接的vwl为vgnd；选中行和非选中行的所述存储管的栅极连接的vwls均为vgnd；选中列和非选中列的所述存储管的漏极连接的vbl均为vgnd；阱区上加载的电压vbpw为vgnd。
[0044]
在本实施例中，vpos的范围可以选择为4v～12v，例如7v；vneg的范围可以选择为-8v～-2v，例如-4v；vpwr的范围可以选择为0v～3v，例如2v，并且需要保证vp0的数值小于vpos，本实施例中，vp0可以为1.6v。
[0045]
参考图3，图3是本发明实施例的擦除操作中的存储器阵列的结构图，擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的vwl均为2v；选中行的所述存储管的栅极连接的vwls为-4v；非选中行的所述存储管的栅极连接的vwls为7v；所有列的所述存储管的漏极连接的vbl均为7v；阱区上加载的电压vbpw为7v。
[0046]
参考图4，图4是本发明实施例的写入操作中的存储器阵列的结构图，编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；所有列的所述存储管的漏极连接的vbl为-4v；阱区上加载的电压vbpw为-4v；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；第二列的所述存储管的漏极连接的vbl为1.6v；阱区上加载的电压vbpw为-4v。其中，在写入数据“0”时，vp0的数值需要小于vpos以使完成写入操作后的所述存储管的存储状态不变。
[0047]
参考图5，图5是本发明实施例的读取操作中的存储器阵列的结构图，读取操作时，选中行(第一行)的所述选择管的栅极连接的vwl为2v；非选中行的所述选择管的栅极连接的vwl为0v；选中行和非选中行的所述存储管的栅极连接的vwls均为0v；选中列和非选中列的所述存储管的漏极连接的vbl均为0v；阱区上加载的电压vbpw为0v，此时，读取选中列(第一列)的电流获得存储单元a1的状态。
[0048]
综上所述，本发明提供一种存储器阵列，包括：多个存储单元、多条位线、多条选择管字线和多条选择管字线，其中，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线。本技术通过将选择管和存储管背靠背相邻设置，
比传统的两管(选择管和存储管)分离结构的sonos器件更加节省面积。进一步的，本技术将各存储单元中的所述选择管的源极和栅极共接，从而省去了源线，在外接电路设计上更加简洁。
[0049]
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。
技术特征：
1.一种存储器阵列，其特征在于，包括：多个存储单元，所述存储单元构成m行
×
n列的阵列，各所述存储单元均包括：串联的选择管和存储管；多条沿列所在方向间隔排布的位线，其中，同一列的所述存储管的漏极均连接在对应的一所述位线上；多条沿行所在方向间隔排布的存储管字线；以及，多条沿行所在方向间隔排布的选择管字线，其中，所述存储管字线与所述选择管字线交替排布，同一行的所述存储管的栅极均连接对应的一所述存储管字线，各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线，所有的所述存储单元共用一个阱区；通过对所述选择管的栅极连接的所述选择管字线、所述存储管的栅极连接的所述存储管字线和所述存储管的漏极连接的所述位线施加一定的电压实现对所述存储位单元的擦除、编程和读取。2.根据权利要求1所述的存储器阵列，其特征在于，定义所述选择管字线上加载的电压为vwl、所述存储管字线上加载的电压为vwls、所述位线上加载的电压为vbl、所述阱区上加载的电压为vbpw；定义vpos为第一正电压、vneg为负电压、vpwr为所述选择管的开启电压、vgnd为地位电压、vp0为第二正电压；擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的vwl均为vpwr；选中行的所述存储管的栅极连接的vwls为vneg；非选中行的所述存储管的栅极连接的vwls为vpos；所有列的所述存储管的漏极连接的vbl均为vpos；阱区上加载的电压vbpw为vpos；编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；同一列的所述存储管的漏极连接的vbl为vneg阱区上加载的电压vbpw为vneg；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为vneg；选中行的所述存储管的栅极连接的vwls为vpos；非选中行的所述存储管的栅极连接的vwls为vneg；同一列的所述存储管的漏极连接的vbl为vp0；阱区上加载的电压vbpw为vneg；读取操作时，选中行的所述选择管的栅极连接的vwl为vpwr；非选中行的所述选择管的栅极连接的vwl为vgnd；选中行和非选中行的所述存储管的栅极连接的vwls均为vgnd；选中列和非选中列的所述存储管的漏极连接的vbl均为vgnd；阱区上加载的电压vbpw为vgnd。3.根据权利要求2所述的存储器阵列，其特征在于，vp0的数值小于vpos以使完成写入“0”操作后的所述存储管的存储状态不变。4.根据权利要求2所述的存储器阵列，其特征在于，vpos为4v～12v；vneg为-8v～-2v；vpwr为0v～3v；vp0＜vpos。5.根据权利要求4所述的存储器阵列，其特征在于，vpos为7v；vneg为-4v；vpwr为2v；vp0为1.6v。6.根据权利要求5所述的存储器阵列，其特征在于，
擦除操作时，采用行操作模式，选中行和非选中行的所述选择管的栅极连接的vwl均为2v；选中行的所述存储管的栅极连接的vwls为-4v；非选中行的所述存储管的栅极连接的vwls为7v；所有列的所述存储管的漏极连接的vbl均为7v；阱区上加载的电压vbpw为7v；编程写入操作时，采用行操作模式，在写入数据“1”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；同一列的所述存储管的漏极连接的vbl为-4v；阱区上加载的电压vbpw为-4v；在写入数据“0”时，选中行和非选中行的所述选择管的栅极连接的vwl均为-4v；选中行的所述存储管的栅极连接的vwls为7v；非选中行的所述存储管的栅极连接的vwls为-4v；同一列的所述存储管的漏极连接的vbl为1.6v；阱区上加载的电压vbpw为-4v；读取操作时，选中行的所述选择管的栅极连接的vwl为2v；非选中行的所述选择管的栅极连接的vwl为0v；选中行和非选中行的所述存储管的栅极连接的vwls均为0v；选中列和非选中列的所述存储管的漏极连接的vbl均为0v；阱区上加载的电压vbpw为0v。
技术总结
本发明提供一种存储器阵列，包括：多个存储单元、多条位线、多条选择管字线和多条选择管字线，其中，所述存储单元构成m行
