存储器装置的解码器架构的制作方法
存储器装置的解码器架构
1.交叉引用
2.本专利申请要求贝代斯基(bedeschi)等人于2020年12月1日提交的标题为“存储器装置的解码器架构(decoder architecture for memory device)”的第17/108,763号美国专利申请的优先权，所述专利申请转让给本受让人且明确地以全文引用的方式并入本文中。
技术领域
3.技术领域涉及存储器装置的解码器架构。
背景技术：
4.存储器装置广泛用于在各个电子装置中存储信息，例如计算机、无线通信装置、相机、数字显示器等等。信息通过将存储器装置内的存储器单元编程到各个状态来存储。例如，二进制存储器单元可以编程成两个支持状态中的一个，通常表示为逻辑1或逻辑0。在一些实例中，单个存储器单元可支持超过两个状态，其中任一个状态可被存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。
5.存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器、硫族化物存储器技术等。存储器单元可以是易失性或非易失性的。
技术实现要素：
6.描述一种设备。所述设备可包含：存储器阵列，其包含存储器单元和与所述存储器单元耦合的存取线；解码器，其包含第一级和第二级，所述解码器配置成在第一存取操作期间向所述存取线供应第一电压且在第二存取操作期间向所述存取线供应第二电压，所述解码器的所述第二级可包含：第一晶体管，其配置成至少部分地基于所述第一晶体管的源极处的第三电压超过所述第一晶体管的栅极处的第四电压和所述第一晶体管的第一阈值电压而在所述第一存取操作期间向所述存取线供应所述第一电压；第二晶体管，其配置成至少部分地基于所述第二晶体管的栅极处的第五电压超过所述第二晶体管的源极处的第六电压和所述第二晶体管的第二阈值电压而在所述第二存取操作期间向所述存取线供应所述第二电压。
7.描述一种方法。所述方法可包含：接收与耦合到存取线的存储器单元相关联的命令；至少部分地基于接收到所述命令，通过解码器的第一级将第一晶体管的源极偏置到超过所述第一晶体管的栅极的第二电压和所述第一晶体管的第一阈值电压的第一电压以激活所述第一晶体管，其中所述解码器的第二级包含所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将第二晶体管的源极偏置到第三电压以撤销激
活所述第二晶体管，其中所述第二晶体管的栅极的第四电压小于所述第二电压和所述第二晶体管的第二阈值电压，并且其中所述解码器的所述第二级包含所述第二晶体管；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应正电压。
8.描述一种设备。所述设备可包含：存储器阵列，其包含存储器单元和与所述存储器单元耦合的存取线；解码器，其包含第一级和第二级，所述第二级包含第一晶体管和第二晶体管；以及控制器，其与所述存储器阵列和所述解码器耦合且配置成：接收与耦合到所述存取线的所述存储器单元相关联的命令；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第一晶体管的源极偏置到超过所述第一晶体管的栅极的第二电压和所述第一晶体管的第一阈值电压的第一电压以激活所述第一晶体管，其中所述解码器的所述第二级包含所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第二晶体管的源极偏置到第三电压以撤销激活所述第二晶体管，其中所述第二晶体管的栅极的第四电压小于所述第二电压和所述第二晶体管的第二阈值电压，并且其中所述解码器的所述第二级包含所述第二晶体管；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应正电压。
附图说明
9.图1示出根据本文所公开的实例的支持存储器装置的解码器架构的存储器裸片的实例。
10.图2示出根据本文所公开的实例的支持存储器装置的解码器架构的存储器单元的实例。
11.图3示出根据本文所公开的实例的支持存储器装置的解码器架构的解码器的实例。
12.图4a、4b和4c示出根据本文所公开的实例的支持存储器装置的解码器架构的电路的实例。
13.图5示出根据本文所公开的实例的支持存储器装置的解码器架构的存储器装置的框图。
14.图6示出根据本文所公开的实例的流程图，其示出支持存储器装置的解码器架构的一或多种方法。
具体实施方式
15.一种存储器装置可包含存储器单元阵列(例如，存储器阵列)，用于存储主机装置的数据。在一些实例中，存储器装置可基于来自主机装置的命令而从存储器单元读取数据或将数据写入到存储器单元。在此类实例中，存储器装置可驱动与存储器单元耦合的存取线(例如，字线或位线)上的电压，以激活存储器单元并执行读取操作或写入操作。存储器装置可实施解码器(例如，列解码器或行解码器)，以解码与主机装置命令相关联的存储器地址并激活耦合到与命令相关联的存储器单元的存取线。在一些实例中，解码器可定位在存储器阵列下方。在此类实例中，随着存储器阵列的大小的减小，以类似比例减小解码器的大小可具有挑战性。例如，存储器阵列的大小可减小，但是激活存储器单元的电压可能不会减
小，因此缩小解码器中用于施加电压的组件可具有挑战性。也就是说，使用高电压的存储器装置可包含具有能够隔离高电压与存取线的氧化物的晶体管。在一些实例中，可能很难在仍然隔离高电压的同时按比例缩小氧化物的大小和尺寸。另外，在一些实例中，可能很难设计出与存储器阵列成比例缩小并防止干扰邻近存取线的解码器。即，按比例缩小解码器可增加电压也被施加到非目标存储器单元的邻近存取线的可能性。
16.本文中描述用于存储器装置的系统、技术和装置，所述存储器装置包含具有第一级的解码器，所述第一级配置成基于从主机装置接收的命令，向与存储器单元耦合的存取线供应正电压、负电压或接地电压。例如，解码器的第一级可包含在第一存取操作期间供应正电压的第一晶体管、在第二存取操作期间供应负电压的第二晶体管及在第一存取操作和第二存取操作之间的持续时间期间供应接地电压的第三晶体管。也就是说，解码器可配置成向存储器单元提供双极编程电压(例如，正或负电压)。在一些实例中，相比于其它解决方案，驱动存取线的电压可以减小一半。在此类实例中，用于与高电压隔离的氧化物的厚度可以减少，并使得解码器缩小。在一些实例中，第三晶体管还可充当电压箝位，并减小干扰邻近线的可能性。解码器还可包含用于供应电压并提供电平移位器的第二级和第三级。此配置可使得解码器与存储器装置的缩小成比例地缩小。在此类实例中，解码器可继续定位在存储器阵列下方，即使存储器阵列按比例缩小到较小大小，由此免去存储器阵列和它们的支持电路系统之间的额外布线。
17.本公开的特征初始在参考图1和2所描述的存储器系统、裸片和阵列的上下文中描述。本公开的特征在参考图3和4所描述的解码器和电路的上下文中描述。本公开的这些和其它特征进一步由与参考图5和6所描述的存储器装置的解码器架构有关的设备图和流程图示出并参考其描述。
18.图1示出根据本文所公开的实例的支持存储器装置的解码器架构的存储器裸片100的实例。在一些实例中，存储器裸片100可以称为存储器芯片、存储器装置或电子存储器设备。存储器裸片100可包含一或多个存储器单元105，它们各自可编程为存储不同逻辑状态(例如，一组两个或更多个可能状态中的经编程状态)。例如，存储器单元105可用于一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元105(例如，多层级存储器单元105可用于一次存储超过一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。
19.存储器单元105可使用可配置材料存储逻辑状态，可配置材料可以称为存储器元件、存储器存储元件、材料元件、材料存储器元件、材料部分或极性写入材料部分等等。存储器单元105的可配置材料可以指基于硫族化物的存储组件，如参考图3更详细描述。例如，硫族化物存储元件可用于相变存储器(pcm)单元、阈值存储器单元或自选存储器单元。
20.存储器裸片100可包含以某一图案(例如，网格状图案)布置的存取线(例如，行线110和列线115)。存取线可由一或多个导电材料形成。在一些实例中，行线110可以称为字线。在一些实例中，列线115可以称为数字线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的引用是可互换的，而不会影响理解或操作。存储器单元105可以定位在行线110和列线115的相交点处。
21.例如读取和写入的操作可通过激活或选择存取线(例如行线110或列线115中的一或多个)来对存储器单元105执行。通过偏置行线110和列线115(例如，向行线110或列线115施加电压)，单个存储器单元105可以在它们的相交点处存取。二维或三维配置中行线110和
列线115的相交点可以称为存储器单元105的地址。存取线可以是与存储器单元105耦合的导电线，并且可用于对存储器单元105执行存取操作。
22.存取存储器单元105可以通过行解码器120或列解码器125控制。例如，行解码器120可从本地存储器控制器145接收行地址并基于接收到的行地址激活行线110。列解码器125可从本地存储器控制器145接收列地址，并且可基于接收到的列地址激活列线115。在一些实例中，行解码器120和/或列解码器125可位于存储器阵列下方(例如，存储器单元105下方)。行解码器120和列解码器125可包含三个级(例如，第一级、第二级和第三级)。在一些实例中，行解码器120和列解码器125的第一级可分别与行线110或列线115耦合。行解码器120和列解码器125的第二级可与第一级耦合且配置成激活与所述行地址或所述列地址相关联的第一级。也就是说，行解码器120和列解码器125可包含多个第一级，每个第一级与不同行线110或列线115耦合。行解码器或列解码器125可使用第二级激活与所述行地址或列地址相关联的第一级。行解码器120和列解码器125还可包含配置成向第一级和行线110及列线115供应电压的第三级。
23.在一些实例中，行解码器120和列解码器125可基于从主机装置或存储器裸片110的级接收到的命令而提供电压。例如，响应于来自主机装置的第一存取命令，行解码器120和列解码器125可分别向行线110和列线115提供正电压。在其它实例中，响应于来自主机装置的第二存取命令，行解码器120和列解码器125可分别向行线110和列线115提供负电压。也就是说，存储器单元105能够被编程有负电压脉冲或正电压脉冲(例如，双极编程)，并且行解码器120和列解码器125可依据从主机装置接收到的命令利用正或负电压激活存储器单元。在其它实例中，行解码器120和列解码器125可分别向行线110和列线115提供接地电压。例如，行解码器120和列解码器125可在重置操作期间或在第一存取操作和第二存取操作之间的时段期间提供接地电压。
24.在一些实例中，行解码器120和列解码器125的第一级可包含三(3)个晶体管。行解码器120和列解码器125的第一级的简单性可允许行解码器120和列解码器125与存储器裸片100的缩小成比例地缩小——例如，行解码器120和列解码器125可与存储器裸片100的缩小成比例地变小以节省额外空间。在此类实例中，第一级的第一晶体管可配置成供应正电压，第一级的第二晶体管可配置成供应负电压，且第一级的第三晶体管可配置成供应接地电压。有关第一级的额外细节参考图4a-4c描述。
25.感测组件130可用于检测存储器单元105的状态(例如，材料状态、电阻、阈值状态)，并基于所存储的状态确定存储器单元105的逻辑状态。感测组件130可包含一或多个感测放大器，用于放大或以其它方式转换通过存取存储器单元105产生的信号。感测组件130可比较从存储器单元105检测到的信号与参考135(例如，参考电压)。存储器单元105的检测到的逻辑状态可以作为感测组件130的输出提供(例如，提供到输入/输出140)，并且可向包含存储器裸片100的存储器装置的另一组件指示检测到的逻辑状态。
26.本地存储器控制器145可通过各种组件(例如，行解码器120、列解码器125、感测组件130)控制存储器单元105的存取。在一些实例中，行解码器120、列解码器125和感测组件130中的一或多个可与本地存储器控制器145处于相同位置。本地存储器控制器145可用于从一或多个不同存储器控制器(例如，与主机装置相关联的外部存储器控制器、与存储器裸片100相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)转译
成可供存储器裸片100使用的信息，对存储器裸片100执行一或多个操作，并基于执行所述一或多个操作而将数据从存储器裸片100传送到主机装置。本地存储器控制器145可生成行信号和列地址信号以激活目标行线110和目标列线115。本地存储器控制器145还可生成和控制在存储器裸片100的操作期间使用的各个电压或电流。一般来说，本文所论述的所施加电压或电流的幅度、形状或持续时间可以变化，并且可以针对在操作存储器裸片100中论述的各种操作而不同。
27.本地存储器控制器145可用于对存储器裸片100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器145响应于各个存取命令(例如，来自主机装置)而执行或以其它方式协调。本地存储器控制器145可用于执行此处未列出的其它存取操作或与存储器裸片100的操作相关且不与存取存储器单元105直接相关的其它操作。
28.本地存储器控制器145可用于对存储器裸片100的一或多个存储器单元105执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片100的存储器单元105可编程成存储所要逻辑状态。本地存储器控制器145可识别要在其上执行写入操作的目标存储器单元105。本地存储器控制器145可识别与目标存储器单元105(例如，目标存储器单元105的地址)耦合的目标行线110和目标列线115。本地存储器控制器145可激活目标行线110和目标列线115(例如，向行线110或列线115施加电压)以存取目标存储器单元105。本地存储器控制器145可在写入操作期间向列线115施加特定信号(例如，写入脉冲)以在存储器单元105的存储元件中存储特定状态。用作写入操作的部分的脉冲可在一持续时间内包含一或多个电压电平。
29.本地存储器控制器145可用于对存储器裸片100的一或多个存储器单元105执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储于存储器裸片100的存储器单元105中的逻辑状态。本地存储器控制器145可识别要在其上执行读取操作的目标存储器单元105。本地存储器控制器145可识别与目标存储器单元105(例如，目标存储器单元105的地址)耦合的目标行线110和目标列线115。本地存储器控制器145可激活目标行线110和目标列线115(例如，向行线110或列线115施加电压)以存取目标存储器单元105。感测组件130可基于施加到行线110的脉冲、施加到列线的脉冲和/或存储器单元105的电阻或阈值特性而检测从存储器单元105接收的信号。感测组件130可放大信号。本地存储器控制器145可激活感测组件130(例如，锁存感测组件)，并由此比较从存储器单元105接收到的信号与参考信号135。基于所述比较，感测组件130可确定存储在存储器单元105上的逻辑状态。用作读取操作的部分的脉冲可在一持续时间内包含一或多个电压电平。
30.图2示出根据本文所公开的实例的存储器阵列200的实例。存储器阵列200可以是参考图1所描述的存储器阵列或存储器裸片的部分的实例。存储器阵列200可包含定位于衬底(未示出)上方的第一存储器单元叠组205和在第一阵列或叠组205的顶部的第二存储器单元叠组210。尽管存储器阵列200的实例包含两个叠组205、210，但是存储器阵列200可包含任何数量的叠组(例如，一个或多于两个)。
31.存储器阵列200还可包含行线110-a、行线110-b、行线110-c、行线110-d、列线115-a和列线115-b，它们可以是参考图1所描述的行线110和列线115的实例。第一叠组205和第
二叠组210的一或多个存储器单元可包含在存取线之间的导柱中的一或多个硫族化物材料。例如，存取线之间的单个堆叠可包含第一电极、第一硫族化物材料(例如，选择器组件)、第二电极、第二硫族化物材料(例如，存储元件)或第三电极中的一或多个。尽管包含在图3中的一些元件用数值指示符标记，其它对应元件未标记，但它们是相同的或者应理解为类似的，以致力于增加所描绘的特征的可见性和清晰度。
32.第一叠组205的一或多个存储器单元可包含电极225-a、存储元件220-a或电极225-b中的一或多个。第二叠组210的一或多个存储器单元可包含电极225-c、存储元件220-b和电极225-d。存储元件220可以是硫族化物材料的实例，例如相变存储元件、阈值存储元件或自选存储元件。在一些实例中，第一叠组205和第二叠组210的存储器单元可具有公共导电线，使得一或多个叠组205和一或多个叠组210的对应存储器单元可共享列线115或行线110。例如，第二叠组210的第一电极225-c和第一叠组205的第二电极225-b可与列线115-a耦合，使得列线115-a可被竖直邻近的存储器单元共享。
33.在一些实例中，存储元件220的材料可包含硫族化物材料或包含硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)、硅(si)或铟(in)的其它合金，或其各种组合。在一些实例中，主要具有硒(se)、砷(as)和锗(ge)的硫族化物材料可以称为sag合金。在一些实例中，sag合金还可包含硅(si)，此类硫族化物材料可以称为sisag合金。在一些实例中，sag合金可包含硅(si)或铟(in)或其组合，此类硫族化物材料分别可以称为sisag合金或insag合金，或其组合。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)，各自呈原子或分子形式。
34.在一些实例中，存储元件220可以是相变存储器单元的实例。在此类实例中，用于存储元件220的材料可基于合金(例如，上文所列的合金)，并且可用于在存储器单元的正常操作期间进行相变或到不同物理状态的改变。例如，相变存储器单元可具有非晶状态(例如，相对无序的原子配置)和结晶状态(例如，相对有序的原子配置)。
35.相变存储器单元可展现出可为硫族化物材料的相变材料的结晶状态和非晶状态的电阻之间存在可观测的差。结晶状态的材料可使原子以周期性结构布置，这可产生相对较低的电阻。相比之下，非晶状态的材料可能不具有或者具有相对少的周期性原子结构，这可具有相对较高的电阻。
36.材料的非晶和结晶状态之间的电阻值差可能很显著。例如，非晶状态的材料的电阻可比结晶状态的材料的电阻大一或多个数量级。在一些实例中，材料可以是部分非晶的和部分结晶的，并且电阻可具有在完全结晶或完全非晶状态的材料的电阻之间的某一值。在此类实例中，材料可用于存储超过两个逻辑状态(例如，三个或更多个逻辑状态)。
37.在相变存储器单元(例如，电极225-a、存储元件220-a、电极225-b)的编程(写入)操作期间，编程脉冲的各个参数可影响(例如，决定、设置、编程)存储元件220的材料的特定特性或特征，例如材料的阈值电压或材料的电阻。为了在相变存储器单元中编程低电阻状态(例如，相对结晶状态)，可以施加加热或熔化存储元件220的材料的编程脉冲，其可与至少暂时地形成相对无序的(例如，非晶)原子布置相关联。编程脉冲的幅度可在一持续时间内减少(例如，相对缓慢)，使得材料能够在它冷却时形成结晶结构，由此形成稳定的结晶材料状态。为了在相变存储器单元中编程高电阻状态(例如，相对非晶状态)，可以施加加热和/或熔化存储元件220的材料的编程脉冲。编程脉冲的幅度的减少可比低电阻状态的编程
脉冲更快速。在此类场景中，材料可以利用呈更无序原子布置的原子冷却，因为原子在材料达到稳定状态之前无法形成结晶结构，由此形成稳定的非晶材料状态。取决于由存储元件220的材料存储的逻辑状态的存储元件220的材料的阈值电压电阻的差可对应于存储元件220的读取窗口。在一些情况下，存储元件的一部分可进行与逻辑状态相关联的材料改变。
38.在一些实例中，例如对于阈值存储器单元或自选存储器单元，存储器单元所支持的所述一组逻辑状态中的一些或全部可与硫族化物材料的非晶状态相关联(例如，呈单状态的材料可用于存储不同逻辑状态)。在一些实例中，存储元件220可以是自选存储器单元的实例。在此类实例中，用于存储元件220的材料可基于合金(例如，上文所列的合金)，并且可用于在存储器单元的正常操作期间进行到不同物理状态的改变。例如，自选存储器单元可具有高阈值电压状态和低阈值电压状态。高阈值电压状态可对应于第一逻辑状态(例如，reset状态)，且低阈值电压状态可对应于第二逻辑状态(例如，set状态)。
39.在自选存储器单元(例如，包含电极225-a、存储元件220-a和电极225-b)的编程(写入)操作期间，用于写入操作的极性可影响(决定、设置、编程)存储元件220的材料的特定特性或特征，例如材料的阈值电压。取决于由存储元件220的材料存储的逻辑状态的存储元件220的材料的阈值电压差(例如，当材料存储逻辑状态
‘0’
时相对于存储逻辑状态
‘1’
时的阈值电压之间的差)可对应于存储元件220的读取窗口。
40.在一些实例中，存储器阵列200的架构可以称为交叉点架构，其中存储器单元在行线110和列线115之间的拓扑交叉点处形成。与其它存储器架构相比，此类交叉点架构可提供相对较高密度的数据存储以及较低的制造成本。例如，与其它架构相比，交叉点架构可具有面积减小且因此存储器单元密度增大的存储器单元。例如，与具有6f2存储器单元面积的其它架构(例如，具有三端子选择器元件的那些)相比，架构可具有4f2存储器单元面积，其中f是最小特征大小。例如，dram可使用为三端子装置的晶体管作为每一存储器单元的选择器元件，并且与交叉点架构比较，可具有较大存储器单元面积。
41.尽管图3的实例示出两个存储器叠组，但是其它配置是可能的。在一些实例中，存储器单元的单个存储器叠组可以构造在衬底上方，这可以称为二维存储器。在一些实例中，两个或更多个存储器单元叠组可以类似方式配置为三维交叉点架构。此外，在一些情况下，图3中所示或参考图3所描述的元件可如示出或描述的那样彼此电耦合，但是可以物理地重排(例如，存储元件220和可能的选择元件或电极225可在行线110和列线115之间电气地串联，但是不需要呈导柱或堆叠配置)。
42.在一些实例中，行线110可与第一解码器(例如，参考图1所描述的行解码器120)耦合。列线115可与第二解码器(例如，参考图1所描述的列解码器125)耦合。解码器(例如，第一解码器和第二解码器)可向行线110和列线115供应正或负电压。解码器可具有多个级，例如，三(3)个级。行线110和列线115可与第一级耦合。解码器可解码从主机装置接收到的行地址或列地址，并基于解码而激活行线110或列线115。在一些实例中，第一级可包含用于供应正电压的第一晶体管、用于供应负电压的第二晶体管和用于供应接地电压的第三晶体管。有关第一、第二和第三级的额外细节参考图3和4描述。
43.图3示出根据本文所公开的实例的支持存储器装置的解码器架构的解码器300的实例。解码器300可以是行解码器(例如，参考图1所描述的行解码器120)或列解码器(例如，参考图1所描述的列解码器125)的实例。解码器300可包含第一级305、第二级310和第三级
315。解码器300还可包含电压源320-a和电压源320-b。
44.解码器300以及存储器装置的一或多个其它组件可配置成解码从主机装置接收到的命令中的存储器地址并激活与存储器地址相关联的存储器单元(例如，存储器单元105)。例如，存储器装置可配置成接收存储器地址，确定与所述地址相关联的存储器单元，并使用解码器300激活第一级305中的电路325、第二级310中的晶体管和第三级315中的晶体管以向与存储器单元耦合的存取线(例如，参考图1所描述的行线110或列线115)提供电压。尽管第一级305、第二级310和第三级315示出为紧邻彼此，但是在一些实例中，第一级305、第二级310和第三级315可配置成在包含存储器单元的存储器阵列下方处于不同位置。在一些实例中，用于第二级310和第三级315的多个驱动器可以很好地共享解码器(例如，在存储器阵列下方的某一位置)。
45.第一级305可配置成向与存储器单元耦合的存取线供应电压以激活存储器单元。也就是说，第一级305-a中的每个电路325可以与不同存取线(或多个存取线)耦合，并向相应的经耦合存取线提供负或正电压。解码器300可包含多个第一级305(例如，305-a到305-h)，且每个第一级305可具有八(8)个电路325。第一级305可与解码器的第二级310耦合。在一些实例中，第一级305可配置成防止干扰邻近字线。也就是说，电路325可包含配置成阻止被供应到与电路325耦合的存取线的电压影响附近的邻近存取线的箝位(例如，晶体管)。电路325的额外细节参考图4a-4c来提供。
46.第二级310可配置成向第一级305提供电压以激活与命令相关联的第一级305。例如，解码器300可激活第二级的第一晶体管330以向第一级305供应电压。当存取线和与第一级305-a相关联的存储器单元非目标(例如，不与从主机装置接收到的存储器地址相关联)时，解码器300可撤销激活第二级的第一晶体管330以隔离第一级305-a与电压。在一些实例中，第二级310可包含第二级310-a的第一部分和第二级310-b的第二部分。当执行第一存取操作时，解码器300可激活第二级310-a的第一部分。例如，当负电压被供应到第一级305-a时，第二级310-a的第一部分可激活给定晶体管(例如，第一晶体管330)。在其它实例中，当执行第二存取操作时，解码器300可激活第二级310-b的第二部分。例如，当向第一级305-a供应正电压时，第二级310-b的第二部分可激活晶体管。
47.第三级315可配置成隔离来自电压源320的电压与第二级310或向第二级310供应来自电压源320的电压。例如，第三级315-a的第一部分可配置成在第一存取操作期间激活晶体管以将负电压从电压源320-a供应到第二级310-a的第一部分(例如，第一晶体管330)。在此类实例中，第三级315-b的第二部分可隔离第二级310-b的第二部分与电压源320-b。在其它实例中，第三级315-b的第二部分可配置成在第二存取操作期间激活晶体管以将正电压从电压源320-b供应到第二级310-b的第二部分。在此类实例中，第三级315-a的第一部分可隔离第二级310-a的第一部分与电压源320-a。
48.电压源320-a可配置成向解码器300供应负电压。在一些实例中，由电压源320-a供应的电压可以是具有值-2.6伏的vnn电压。电压源320-b可配置成向解码器300供应正电压。在一些实例中，由电压源320-b供应的电压可以是具有值2.6伏的vpp电压。
49.在一些实例中，存储器装置(例如，参考图1所描述的存储器装置)可在存储器单元(例如，参考图1所描述的存储器单元105)处存储主机装置的数据。主机装置可向存储器装置传输存取命令(例如，读取、写入或刷新命令)。作为响应，存储器装置可激活与从主机装
置接收到的命令中的存储器地址相关联的存储器单元。存储器单元可通过向与存储器单元耦合的存取线施加电压来激活。在一些实例中，存储器单元可支持双极编程(例如，存储器单元可使用正或负电压被写入或读取)。解码器300可依据命令向存取线供应电压——例如，解码器300可基于命令提供正电压或负电压。解码器300还可配置成在存取操作之间向存取线供应接地电压。
50.例如，存储器装置可接收与第一存储器单元上的第一存取操作相关联的第一命令。响应于接收到第一命令，解码器300可激活第三级315-a的第一部分的晶体管、第二级310-a的第一部分的第一晶体管330，并将负电压供应到电路325。解码器300还可撤销激活第二级310-b的第二部分和第三级315-b的第二部分中的一些或全部晶体管以隔离电路325与正电压。在此类实例中，存储器装置可向耦合到与第一命令相关联的第一存储器单元的存取线施加负电压。
51.在其它实例中，存储器装置可接收与第一存储器单元上的第二存取操作相关联的第二命令。响应于接收到第二命令，解码器300可激活第三级315-b的第二部分的晶体管、第二级310-b的第二部分的晶体管，并将正电压供应到电路325。解码器300还可撤销激活第二级310-a的第一部分和第三级315-a的第一部分中的一些或全部晶体管以隔离电路325与负电压。在此类实例中，存储器装置可向耦合到与第二命令相关联的第一存储器单元的存取线施加正电压。
52.通过使用如本文所描述的架构，解码器300可以是制造成与存储器阵列的缩小成比例地缩小。也就是说，在一些实例中，与存储器阵列的缩小成比例地缩小解码器可具有挑战性。例如，存储器阵列可在缩小时使用相同电压，但是这可使得解码器保持相同大小——例如，解码器的驱动器可能未缩小，因为它们仍然提供相同电压。在其它实例中，使用高电压的解码器300可包含具有能够隔离高电压与存取线的氧化物的晶体管。在一些实例中，可能很难在仍然隔离高电压的同时按比例缩小氧化物的大小和尺寸。
53.如本文所描述，解码器300可使用相比于其它解决方案较小的电压(例如，正和负电压的量值可减小一半)。这可使得解码器能够利用更小的晶体管隔离高电压，由此使得占用的空间更少。解码器300还可具有更简单的电压到存取线的路由。有关更简单的路由的额外细节参考图4a-4c在电路325的上下文中描述。
54.图4a、4b和4c分别示出根据本文所公开的实例的支持存储器装置的解码器架构的电路400、401和402的实例。在一些实例中，电路400可以是参考图3所描述的电路325的实例。也就是说，电路400、401和402可以是解码器(例如，解码器300)的第一级(例如，第一级305)的组件的实例。图4a、4b和4c可示出在不同时段期间(例如，在第一存取操作、第二存取操作期间或在第一存取操作和第二存取操作之间的时段期间)由电路325接收和输出的各个电压。
55.图4a示出包含第一晶体管405、第二晶体管410和第三晶体管415的电路400。电路400还可包含存取线455(例如，参考图1所描述的行线110或列线115)。在一些实例中，存取线455可与存储器单元(例如，参考图1所描述的存储器单元105)耦合。电路400可以是向存取线455施加正电压(vpp)的电路配置的实例。
56.在电路400的实例中，第一晶体管405可配置成向存取线455供应在第一晶体管405的源极处接收的电压425-a。在其它实例中，第一晶体管405可配置成隔离存取线455与电压
425-a。也就是说，第一晶体管405配置成在激活时向存取线455供应电压425-a并在撤销激活时隔离电压425-a与存取线455。第一晶体管405可以是pmos晶体管的实例。在此类实例中，第一晶体管405可在电压425-a超过在第一晶体管405的栅极处接收的电压430-a和第一晶体管405的阈值电压的总和时激活。在一些实例中，第一晶体管405可与解码器的第二级(例如，参考图3所描述的第二级310-b的第二部分)耦合。也就是说，第一晶体管405的源极处的电压425-a可从第二级的第二部分接收。在电路400中，接地电压可以施加到第一晶体管405的栅极，且正电压(vpp)可以施加到第一晶体管405的源极。正电压和接地电压之间的差可超过第一晶体管405的阈值电压，由此激活第一晶体管405。
57.在电路400的实例中，第二晶体管410可配置成隔离存取线455与电压435-a。在其它实例中，第二晶体管410可配置成向存取线455供应在第二晶体管410的源极处接收的电压435-a。也就是说，第二晶体管410配置成在激活时向存取线455供应电压435-a并在撤销激活时隔离电压435-a与存取线455。第二晶体管410可以是nmos晶体管的实例。在此类实例中，第二晶体管410可在第二晶体管410的栅极处的电压440-a超过电压435-a和第二晶体管410的阈值电压的总和时激活。在一些实例中，第二晶体管410可与解码器的第二级(例如，参考图3所描述的第二级310-a的第一部分)耦合。也就是说，第一晶体管405的源极处的电压435-a可以从第二级的第一部分接收。在电路400中，接地电压可以施加到第二晶体管410的栅极，且第二晶体管410的源极可以浮动(例如，它可以通过解码器的第二级与一或多个电压源隔离)。正电压和接地电压之间的差可小于第二晶体管410的阈值电压，由此使第二晶体管410撤销激活。
58.第三晶体管可配置成向存取线455供应在第三晶体管415的源极处接收的电压450-a(例如，接地电压)。在其它实例中，第三晶体管415可配置成隔离电压450-a与存取线455。在一些实例中，第三晶体管415可配置成防止邻近存取线(未示出)经受干扰。也就是说，第三晶体管415可在存取线不被存取时配置为箝位。第三晶体管415可以是nmos晶体管的实例。在操作期间，如电路400中所示，第三晶体管415可基于向第三晶体管415的栅极施加接地电压而处于撤销激活状态。
59.存取线455可配置成将电压420-a驱动到与存取线455耦合的存储器单元。在一些实例中，存取线455可配置成激活存储器单元。在电路400的实例中，电压420-a可以是正电压(vpp)的实例。
60.在一些实例中，与存储器阵列的缩小成比例地缩小解码器和电路400可具有挑战性。例如，可能很难在仍然向存储器阵列提供适当电压的同时按比例缩小解码器和电路400。也就是说，使用高电压的存储器装置可包含具有能够隔离高电压与存取线的氧化物的晶体管。在一些实例中，可能很难在仍然隔离高电压的同时按比例缩小氧化物的大小和尺寸。另外，在一些实例中，可能很难设计出与存储器阵列成比例缩小并防止干扰邻近存取线的解码器。在其它实例中，解码器的复杂性可使得它更难按比例缩小。
61.电路400可使得解码器与存储器阵列成比例地缩小。例如，解码器和电路400可使用与其它解决方案较小的电压(例如，电压减小一半)。另外，电路400可简化电压到存取线的路由，因为电路400配置成向存取线提供正、负或接地电压——例如，可以使用单个电路400将电压提供到存取线。在一些实例中，电路400还可减少过多的功耗。例如，第一晶体管405、第二晶体管410或第三晶体管415有时可通过被供应到每个晶体管的源极的现有电压
来激活或撤销激活，而不是每次通过向栅极供应电压来激活每个晶体管。第三晶体管415还可箝位存取线455并防止干扰邻近存取线。
62.在一些实例中，存储器装置可接收与第一存取操作相关联的第一命令。解码器可解码第一命令，并激活第三级的第二部分(例如，参考图3所描述的第三级315-b的第二部分)中的晶体管，并且激活第二级的第二部分中的第二晶体管。因此，电路400可从第一电压源(例如，参考图3所描述的电压源320-b)向第一晶体管405供应第一晶体管405的源极处的正电压425-a。电路400还可供应第一晶体管405的栅极处具有值零(0)伏的电压430-a。也就是说，第一晶体管405的栅极可能无法被供应电压。在此类实例中，电压425-a可超过电压430-a和第一晶体管405的阈值电压的总和，从而激活第一晶体管405。另外，解码器可撤销激活第三级的第一部分(例如，参考图3所描述的第三级315-a的第二部分)和第二级的第一部分中的一些或全部晶体管。因此，电路400可通过第二级使第二晶体管410的源极浮动(例如，它可与一或多个电压源隔离)。也就是说，第二晶体管410可与第二电压源(例如，320-a)隔离，并接收在将第二晶体管410耦合到第二级的供应线上浮动的电压435-a。第二晶体管410还可供应有第二晶体管410的栅极处具有值零(0)伏的电压440-a。在此类实例中，电压440-a可小于电压435-a和第二晶体管410的阈值电压的总和，从而撤销激活第二晶体管410并隔离存取线455与来自第二电压源的电压。
63.另外或替代地，电路400可供应第三晶体管415的源极处的接地电压450-a。第三晶体管415可供应有第三晶体管的栅极处具有值零(0)伏的电压445-a。在此类实例中，电压445-a可小于电压450-a和第三晶体管的阈值电压的总和，从而撤销激活第三晶体管415。因此，在第一存取操作期间，电路400可将存取线455驱动到与在第一晶体管405的源极处接收到的电压425-a相同的正电压420-a。在一些实例中，第一命令可以称为选择高操作。在此类实例中，电压420-a可具有值2.6伏，以激活与存取线455耦合的存储器单元。
64.图4b示出当存储器装置接收第二命令时的电路401的实例。例如，存储器装置可接收与第二存取操作相关联的第二命令。电路401可以是向存取线455施加负电压(vnn)的电路配置的实例。
65.解码器可解码第二命令，并激活第三级的第一部分(例如，参考图3所描述的第三级315-a的第一部分)中的晶体管，并且激活第二级的第一部分中的第二晶体管。因此，电路401可供应来自第二电压源的第二晶体管410的源极处的负电压435-b。电路401还可向第二晶体管410供应第二晶体管410的栅极处具有值零(0)伏的电压440-b。也就是说，第二晶体管410的栅极可能无法被供应电压。在此类实例中，电压440-b可超过电压435-b和第二晶体管410的阈值电压的总和，从而激活第二晶体管410。另外，解码器可撤销激活第三级的第二部分和第二级的第二部分中的一些或全部晶体管。因此，电路401可通过第二级使第一晶体管405的源极浮动(例如，它可与一或多个电压源隔离)。也就是说，第一晶体管405可与第一电压源隔离并接收在将第一晶体管405耦合到第二级的路由线上浮动的电压425-b。电路401还可供应第一晶体管405的栅极处具有值零(0)伏的电压430-b。在此类实例中，电压425-b可小于电压430-a和第一晶体管405的阈值电压的总和，从而撤销激活第一晶体管405并隔离存取线455与来自第一电压源的电压。
66.另外，电路401可供应第三晶体管415的源极处的接地电压450-b。电路401可供应第三晶体管的栅极处具有值零(0)伏的电压445-b。在此类实例中，电压445-b可小于电压
450-b和第三晶体管的阈值电压的总和，从而撤销激活第三晶体管415。因此，在第二存取操作期间，电路401可将存取线455驱动到与在第二晶体管410的源极处接收的电压435-b相同的负电压420-b。在一些实例中，第二命令可以称为选择低操作。在此类实例中，电压420-b可具有值-2.6伏，以激活与存取线455耦合的存储器单元。
67.图4c示出当存储器装置是空闲状态时——例如在第一存取操作和第二存取操作之间的时段期间的电路402的实例。电路402可以是向存取线455施加地(例如，当存取线不是操作期间的目标存取线时)的电路配置的实例。也就是说，在其中不执行存取操作的时段期间，存取线455可处于空闲状态。解码器可撤销激活第二级和第三级中的一些或所有晶体管。因此，电路402可通过第二级使第一晶体管405的源极和第二晶体管410的源极浮动(例如，它可与一或多个电压源隔离)。在存储器装置是空闲状态时，电路402可向第一晶体管405和第二晶体管410的栅极提供电压。例如，电路402可向第一晶体管405的栅极供应正电压430-c，并向第二晶体管410的栅极供应负电压440-c。在此类实例中，电压425-c可小于电压430-a和第一晶体管405的阈值电压的总和，从而撤销激活第一晶体管405。另外，电压440-c可小于电压435-c和第二晶体管410的阈值电压的总和，从而撤销激活第二晶体管410。
68.电路402还可向第三晶体管415的栅极供应正电压445-c。第三晶体管415还可在第三晶体管415的源极处接收接地电压450-c。在此类实例中，电压445-c可超过电压450-c和第三晶体管415的阈值电压的总和，从而激活第三晶体管415。因此，在存储器装置空闲时，第三晶体管415可将接地电压源耦合到存取线455，从而使存取线455接地并将接地电压420-c驱动到与存取线455耦合的存储器单元。
69.也就是说，存储器装置可接收与选择高操作相关联的第一命令。响应于命令，解码器可激活第三级的第二部分中的晶体管和第二级中的晶体管以利用来自第一电压源的正电压425-a偏置第一晶体管405的源极。在第一命令的执行期间，解码器还可撤销激活第三级的第一部分和第二级的第一部分中的一些或全部晶体管，使得第二晶体管的源极浮动，并由此撤销激活第二晶体管410。因此，电路402可激活第一晶体管405以在第一存取操作期间向存取线455供应正电压420-a。
70.当存储器装置接收与选择低操作相关联的第二命令时，解码器可激活第三级的第一部分中的晶体管和第二级的第一部分中的晶体管，以利用来自第二电压源的负电压偏置第二晶体管410的源极。在第二命令的执行期间，解码器还可撤销激活第二级的第二部分和第三级的第二部分中的一些或全部晶体管，使得第一晶体管405的源极浮动，并由此撤销激活第一晶体管405。因此，电路402可激活第二晶体管410，以在第二存取操作期间向存取线455供应负电压420-b。
71.当存储器装置已执行第一命令或第二命令时，解码器可撤销激活第一级和第二级中的一些或全部晶体管，使得第一晶体管405的源极浮动，并使得第二晶体管410的源极浮动。电路402还可将电压430-c供应到第一晶体管405的栅极，并将电压440-c供应到第二晶体管410的栅极。因此，电路402可撤销激活第一晶体管405和第二晶体管410。另外，电路402可将电压445-c供应到第三晶体管415的栅极以激活第三晶体管415。在此类实例中，第三晶体管415可将来自接地电压源的接地电压450-c耦合到存取线455。
72.图5示出根据本文所公开的实例的支持存储器装置的解码器架构的存储器装置
520的框图500。存储器装置520可以是参考图1-4所描述的存储器装置的方面的实例。存储器装置520或其各种组件可以是用于执行如本文所述的存储器装置的解码器架构的各个方面的构件的实例。例如，存储器装置520可包含接收组件525、偏置组件530、激活组件535、撤销激活组件540、解码组件545或其任何组合。这些组件中的每一个可彼此直接或间接地通信(例如，经由一或多个总线)。
73.接收组件525可配置为或以其它方式支持用于接收与耦合到存取线的存储器单元相关联的命令的构件。在一些实例中，接收组件525可配置为或以其它方式支持用于接收与耦合到存取线的存储器单元相关联的第二命令的构件。
74.偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于接收到命令，通过解码器的第一级将第一晶体管的源极偏置到超过第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第一电压以激活第一晶体管，其中解码器的第二级包含第一晶体管。在一些实例中，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第三电压以撤销激活第二晶体管，其中第二晶体管的栅极的第四电压小于第二电压和第二晶体管的第二阈值电压，且其中解码器的第二级包含第二晶体管。在一些情况下，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于偏置第一晶体管的源极并偏置第二晶体管的源极，向存取线供应正电压。
75.在一些例子中，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于命令，通过解码器的第一级将第一晶体管的源极偏置到小于第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第五电压以撤销激活第一晶体管。在一些实例中，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第六电压以激活第二晶体管，其中第二晶体管的栅极的第四电压超过第六电压和第二晶体管的第二阈值电压。在一些情况下，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于偏置第一晶体管的源极并偏置第二晶体管的源极，向存取线供应负电压。
76.在一些实例中，偏置组件530可配置为或以其它方式支持用于以下的构件：在执行命令之后，将第一晶体管的栅极偏置到第五电压以撤销激活第一晶体管，其中第五电压和第一晶体管的第一阈值电压小于第一晶体管的源极处的第六电压。在一些情况下，偏置组件530可配置为或以其它方式支持用于以下的构件：在执行命令之后，将第二晶体管的栅极偏置到第七电压以撤销激活第二晶体管，其中第七电压小于第二晶体管的源极处的第三电压和第二晶体管的第二阈值电压。在一些例子中，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于偏置第一晶体管的栅极并偏置第二晶体管的栅极，隔离存取线与正电压或负电压。
77.在一些例子中，偏置组件530可配置为或以其它方式支持用于以下的构件：在执行命令之后，将第三晶体管的栅极偏置到超过第三晶体管的源极处的第八电压和第三晶体管的第三阈值电压的第五电压，其中解码器的第二级包含第三晶体管。在一些实例中，偏置组件530可配置为或以其它方式支持用于以下的构件：至少部分地基于偏置第三晶体管的栅极，向存取线供应第八电压。在一些情况下，偏置组件530可配置为或以其它方式支持用于以下的构件：供应第六电压作为与重置操作相关联的接地电压。
78.在一些情况下，偏置组件530可配置为或以其它方式支持用于以下的构件：向第一晶体管的栅极供应第二电压，使得第一晶体管的栅极的第二电压超过第一电压和第一晶体管的第一阈值电压的总和。在一些实例中，偏置组件530可配置为或以其它方式支持用于以下的构件：向第二晶体管的栅极供应第四电压，使得第二晶体管的栅极的第四电压小于第二电压和第二晶体管的第二阈值电压的总和。
79.在一些实例中，激活组件535可配置为或以其它方式支持用于以下的构件：至少部分地基于接收到命令，激活解码器的第一级的第三晶体管，第三晶体管与第一晶体管和解码器的第三级的第四晶体管耦合。在一些情况下，激活组件535可配置为或以其它方式支持用于以下的构件：激活第三级的第四晶体管，以耦合第一级的第三晶体管与供应正电压的电压源，其中第一晶体管的源极至少部分地基于激活第三晶体管并激活第四晶体管而偏置。
80.在一些例子中，撤销激活组件540可配置为或以其它方式支持用于以下的构件：至少部分地基于接收到命令，撤销激活解码器的第一级的第三晶体管，第三晶体管与第二晶体管和解码器的第三级的第四晶体管耦合。在一些情况下，撤销激活组件540可配置为或以其它方式支持用于以下的构件：撤销激活第三级的第四晶体管以解耦第三晶体管与供应负电压的电压源，其中第二晶体管的源极至少部分地基于撤销激活第三晶体管并撤销激活第四晶体管而偏置。
81.在一些例子中，解码组件545可配置为或以其它方式支持用于以下的构件：解码与命令相关联的存储器地址，其中偏置第二级的第一晶体管的源极和第二晶体管的源极至少部分地基于解码存储器地址。
82.图6示出根据本文所公开的实例的流程图，其示出支持存储器装置的解码器架构的方法600。方法600的操作可由本文所述的存储器装置或其组件实施。例如，方法600的操作可由参考图1-5所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述的功能的方面。
83.在605处，所述方法可包含接收与耦合到存取线的存储器单元相关联的命令。操作605可根据本文所公开的实例执行。在一些实例中，操作605的各方面可由参考图5所描述的接收组件525执行。
84.在610处，所述方法可包含至少部分地基于接收到命令，通过解码器的第一级将第一晶体管的源极偏置到超过第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第一电压以激活第一晶体管，其中解码器的第二级包含第一晶体管。操作610可根据本文所公开的实例执行。在一些实例中，操作610的各方面可由参考图5所描述的偏置组件530执行。
85.在615处，所述方法可包含至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第三电压以撤销激活第二晶体管，其中第二晶体管的栅极的第四电压小于第二电压和第二晶体管的第二阈值电压，并且其中解码器的第二级包含第二晶体管。操作615可根据本文所公开的实例执行。在一些实例中，操作615的各方面可由参考图5所描述的偏置组件530执行。
86.在620处，所述方法可包含至少部分地基于偏置第一晶体管的源极并偏置第二晶
体管的源极，向存取线供应正电压。操作620可根据本文所公开的实例执行。在一些实例中，操作620的各方面可由参考图5所描述的偏置组件530执行。
87.在一些实例中，本文所述的设备可执行一或多种方法，例如方法600。设备可包含用于以下的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收与耦合到存取线的存储器单元相关联的命令；至少部分地基于接收到命令，通过解码器的第一级将第一晶体管的源极偏置到超过第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第一电压以激活第一晶体管，其中解码器的第二级包含第一晶体管；至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第三电压以撤销激活第二晶体管，其中第二晶体管的栅极的第四电压小于第二电压和第二晶体管的第二阈值电压，并且其中解码器的第二级包含第二晶体管；以及至少部分地基于偏置第一晶体管的源极并偏置第二晶体管的源极，向存取线供应正电压。
88.本文中所描述的方法600和设备的一些例子可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：接收与耦合到存取线的存储器单元相关联的第二命令；至少部分地基于所述命令，通过解码器的第一级将第一晶体管的源极偏置到小于第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第五电压以撤销激活第一晶体管；至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第六电压以激活第二晶体管，其中第二晶体管的栅极的第四电压超过第六电压和第二晶体管的第二阈值电压；以及至少部分地基于偏置第一晶体管的源极并偏置第二晶体管的源极，向存取线供应负电压。
89.在本文中所描述的方法600和设备的一些情况下，在执行命令之后将第一晶体管的栅极偏置到第五电压以撤销激活第一晶体管，其中第五电压和第一晶体管的第一阈值电压可小于第一晶体管的源极处的第六电压，在执行命令之后将第二晶体管的栅极偏置到第七电压以撤销激活第二晶体管，其中第七电压可小于第二晶体管的源极处的第三电压和第二晶体管的第二阈值电压，以及至少部分地基于偏置第一晶体管的栅极并偏置第二晶体管的栅极而隔离存取线与正电压或负电压。
90.在本文中所描述的方法600和设备的一些实例中，在执行命令之后将第三晶体管的栅极偏置到超过第三晶体管的源极处的第八电压和第三晶体管的第三阈值电压的第五电压，其中解码器的第二级包含第三晶体管，以及至少部分地基于偏置第三晶体管的栅极而向存取线供应第八电压。
91.在本文中所描述的方法600和设备的一些例子中，第六电压可以是与重置操作相关联的接地电压。
92.本文中所描述的方法600和设备的一些情况可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于接收到命令，激活解码器的第一级的第三晶体管，第三晶体管与第一晶体管和解码器的第三级的第四晶体管耦合；以及激活第三级的第四晶体管以耦合第一级的第三晶体管与供应正电压的电压源，其中第一晶体管的源极可至少部分地基于激活第三晶体管并激活第四晶体管而偏置。
93.本文中所描述的方法600和设备的一些实例可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：至少部分地基于接收到命令，撤销激活解码器的第一级的第三晶体管，第三晶体管与第二晶体管和解码器的第三级的第四晶体管耦合；以及撤销激活
第三级的第四晶体管以解耦第三晶体管与供应负电压的电压源，其中第二晶体管的源极可至少部分地基于撤销激活第三晶体管并撤销激活第四晶体管而偏置。
94.本文中所描述的方法600和设备的一些例子可进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令：解码与命令相关联的存储器地址，其中偏置第一晶体管的源极和第二级的第二晶体管的源极可至少部分地基于解码存储器地址。
95.在本文中所描述的方法600和设备的一些情况下，第一晶体管的栅极的第二电压超过第一电压和第一晶体管的第一阈值电压的总和，且第二晶体管的栅极的第四电压可小于第二电压和第二晶体管的第二阈值电压的总和。
96.应注意，本文中所描述的方法描述可能实施方案，且操作和步骤可重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或大于两个的部分。
97.描述一种设备。所述设备可包含：存储器阵列，其包含存储器单元和与所述存储器单元耦合的存取线；解码器，其包含第一级和第二级，所述解码器配置成在第一存取操作期间向所述存取线供应第一电压且在第二存取操作期间向所述存取线供应第二电压，所述解码器的所述第二级包含：第一晶体管，其配置成至少部分地基于所述第一晶体管的源极处的第三电压超过所述第一晶体管的栅极处的第四电压和所述第一晶体管的第一阈值电压而在所述第一存取操作期间向所述存取线供应所述第一电压；和第二晶体管，其配置成至少部分地基于所述第二晶体管的栅极处的第五电压超过所述第二晶体管的源极处的第六电压和所述第二晶体管的第二阈值电压而在所述第二存取操作期间向所述存取线供应所述第二电压。
98.在设备的一些例子中，第二晶体管可配置成至少部分地基于第二晶体管的栅极处的第五电压小于第二晶体管的源极处的第七电压和第二晶体管的第二阈值电压，在第一存取操作期间隔离第二电压的电压源与存取线。
99.在设备的一些情况下，第一晶体管可配置成至少部分地基于第一晶体管的源极处的第七电压小于第一晶体管的栅极处的第四电压和第一晶体管的第一阈值电压，在第二存取操作期间隔离第一电压的电压源与存取线。
100.在设备的一些实例中，解码器可进一步配置成在执行与存取线相关联的存取操作之间的持续时间的一部分间向存取线供应第七电压，第一晶体管可配置成至少部分地基于第一晶体管的源极处的第八电压小于第一晶体管的栅极处的第九电压和第一晶体管的第一阈值电压而在持续时间的所述部分期间隔离第一电压的第一电压供应与存取线，且第二晶体管可配置成至少部分地基于第二晶体管的栅极处的第十电压小于第二晶体管的源极处的第十一电压和第二晶体管的第二阈值电压而在持续时间的所述部分期间隔离第二电压的第二电压供应与存取线。
101.在设备的一些例子中，设备可进一步包含第三晶体管，其配置成至少部分地基于第三晶体管的栅极处的第九电压超过第三晶体管的源极处的第七电压和第三晶体管的第三阈值电压，在持续时间的所述部分期间向存取线供应第七电压。
102.在设备的一些情况下，解码器的第一级进一步包含：配置成向存取线供应第一电压的第一部分，第一部分包含与配置成供应第一电压的第一电压源和第一节点耦合的第三晶体管，及与第一节点和解码器的第二级耦合的第四晶体管，其中第三晶体管和第四晶体
管可配置成在第一存取操作期间激活；及配置成向存取线供应第二电压的第二部分，第二部分包含与配置成供应第二电压的第二电压源和第二节点耦合的第五晶体管，及与第二节点和解码器的第二级耦合的第六晶体管，其中第五晶体管和第六晶体管可配置成在第二存取操作期间激活。
103.在设备的一些实例中，设备可进一步包含多个第二级，其各自与第一级的第三晶体管和第二级的第四晶体管耦合，所述多个第二级中的每个第二级与多个存取线中的一个存取线耦合，所述多个第二级包含所述第二级，且所述多个存取线包含所述存取线。
104.在设备的一些情况下，设备可进一步包含：解码器的第三级的第五晶体管，所述第五晶体管与配置成向解码器的第一级的第三晶体管供应第一电压的第一电压源耦合，其中解码器可配置成激活第二级的第一晶体管、第一级的第三晶体管和第三级的第五晶体管以在第一存取操作期间向存取线供应第一电压；及解码器的第三级的第六晶体管，所述第六晶体管与配置成向解码器的第一级的第四晶体管供应第二电压的第二电压源耦合，其中解码器可配置成激活第二级的第二晶体管、第一级的第四晶体管和第一级的第六晶体管以在第二存取操作期间向存取线供应第二电压。
105.在设备的一些例子中，解码器的第一级、第二级和第三级的晶体管在第一存取操作期间可至少部分地基于接收到与存储器单元相关联的存储器地址而激活。
106.在设备的一些实例中，第一电压可以是正电压，且第二电压可以是负电压。
107.在设备的一些情况下，第一晶体管可以是pmos晶体管，且第二晶体管可以是nmos晶体管。
108.描述另一设备。所述设备可包含：存储器阵列，其包含存储器单元和与所述存储器单元耦合的存取线；解码器，其包含第一级和第二级，所述第二级包含第一晶体管和第二晶体管；以及控制器，其与所述存储器阵列和所述解码器耦合且配置成：接收与耦合到所述存取线的所述存储器单元相关联的命令；至少部分地基于接收到所述命令，通过解码器的所述第一级将所述第一晶体管的源极偏置到超过所述第一晶体管的栅极的第二电压和所述第一晶体管的第一阈值电压的第一电压以激活所述第一晶体管，其中所述解码器的所述第二级包含所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第二晶体管的源极偏置到第三电压以撤销激活所述第二晶体管，其中所述第二晶体管的栅极的第四电压小于所述第二电压和所述第二晶体管的第二阈值电压，并且其中所述解码器的所述第二级包含所述第二晶体管；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应正电压。
109.在设备的一些实例中，控制器可进一步配置成接收与耦合到存取线的存储器单元相关联的第二命令；至少部分地基于命令，通过解码器的第一级将第一晶体管的源极偏置到小于第一晶体管的栅极的第二电压和第一晶体管的第一阈值电压的第五电压以撤销激活第一晶体管；至少部分地基于接收到命令，通过解码器的第一级将第二晶体管的源极偏置到第六电压以激活第二晶体管，其中第二晶体管的栅极的第四电压超过第六电压和第二晶体管的第二阈值电压；以及至少部分地基于偏置第一晶体管的源极并偏置第二晶体管的源极，向存取线供应负电压。
110.在设备的一些情况下，控制器可进一步配置成：在执行命令之后将第一晶体管的栅极偏置到第五电压以撤销激活第一晶体管，其中第五电压和第一晶体管的第一阈值电压
可小于第一晶体管的源极处的第六电压；在执行命令之后将第二晶体管的栅极偏置到第七电压以撤销激活第二晶体管，其中第七电压可小于第二晶体管的源极处的第三电压和第二晶体管的第二阈值电压；以及至少部分地基于偏置第一晶体管的栅极并偏置第二晶体管的栅极，隔离存取线与正电压或负电压。
111.在设备的一些实例中，控制器可进一步配置成：在执行命令之后将第三晶体管的栅极偏置到超过第三晶体管的源极处的第八电压和第三晶体管的第三阈值电压的第五电压；以及至少部分地基于偏置第三晶体管的栅极，向存取线供应第八电压。
112.在设备的一些实例中，设备可进一步包含解码器的第一级的第三晶体管、解码器的第三级的第四晶体管和供应正电压的电压源，其中控制器可进一步配置成：至少部分地基于接收到所述命令，激活解码器的第一级的第三晶体管，第三晶体管与第一晶体管和第四晶体管耦合；以及激活解码器的第三级的第四晶体管以耦合第三晶体管与供应正电压的电压源，其中控制器配置成至少部分地基于激活第三晶体管并激活第四晶体管而偏置第一晶体管的源极。
113.可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所述信号可表示信号总线，其中总线可具有多种位宽度。
114.术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。
115.术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当例如控制器的一组件将其它组件耦合在一起时，那么所述组件引发允许信号通过导电路径在所述其它组件之间流动的改变，所述导电路径先前不允许信号流动。
116.术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
117.本文所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个尺寸(例如，高度、宽度和深度)，并且可覆盖表面的至少一部分。例如，层或层级可以是有两个尺寸大于第三个尺寸的三维结构，例如薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可以由两个或更多个子层或子层级构成。
118.如本文中所使用，术语“大体上”是指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特征的优点。
119.如本文中所使用，术语“电极”可以指电导体，并且在一些实例中，可用作对存储器阵列的存储器单元或其它组件的电接触。电极可包含在存储器阵列的元件或组件之间提供导电路径的迹线、导线、导电线、导电层等等。
120.本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
121.本文所论述的开关组件或晶体管可表示场效应晶体管(fet)，并且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，大部分载体为电子)，那么fet可被称作n型fet。如果沟道是p型(即，大部分载体为空穴)，那么fet可被称作p型fet。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
122.本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述实例的概念。
123.在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。
124.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，本文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
125.例如，结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、
控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核心，或任何其它此类配置)。
126.如本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a和b和c)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件a”的示例性步骤可基于条件a和条件b两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
127.计算机可读媒体包含非暂时性计算机存储装置媒体和通信媒体两者，通信媒体包含有助于将计算机程序从一个地方传递到另一地方的任何媒体。非暂时性存储媒体可以是任何可用的媒体，它可以由通用或专用计算机存取。举例来说且不加限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、光盘(cd)rom或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或任何其它可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可以通过通用或专用计算机或通用或专用处理器存取的非暂时性媒体。并且，任何连接被适当地称为计算机可读媒体。例如，如果软件从网站、服务器或其它远程源使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或红外、无线电和微波等无线技术传输，那么同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或红外、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含cd、激光光盘、光学光盘、数字多功能光盘(dvd)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。这些项的组合同样包含在计算机可读媒体的范围内。
128.提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。
技术特征：
1.一种设备，其包括：存储器阵列，其包括存储器单元和与所述存储器单元耦合的存取线；解码器，其包括第一级和第二级，所述解码器配置成在第一存取操作期间向所述存取线供应第一电压并在第二存取操作期间向所述存取线供应第二电压，所述解码器的所述第二级包括：第一晶体管，其配置成至少部分地基于所述第一晶体管的源极处的第三电压超过所述第一晶体管的栅极处的第四电压和所述第一晶体管的第一阈值电压，在所述第一存取操作期间向所述存取线供应所述第一电压；以及第二晶体管，其配置成至少部分地基于所述第二晶体管的栅极处的第五电压超过所述第二晶体管的源极处的第六电压和所述第二晶体管的第二阈值电压，在所述第二存取操作期间向所述存取线供应所述第二电压。2.根据权利要求1所述的设备，其中：所述第二晶体管配置成至少部分地基于所述第二晶体管的所述栅极处的所述第五电压小于所述第二晶体管的所述源极处的第七电压和所述第二晶体管的所述第二阈值电压，在所述第一存取操作期间隔离所述第二电压的电压源与所述存取线。3.根据权利要求1所述的设备，其中：所述第一晶体管配置成至少部分地基于所述第一晶体管的所述源极处的第七电压小于所述第一晶体管的所述栅极处的所述第四电压和所述第一晶体管的所述第一阈值电压，在所述第二存取操作期间隔离所述第一电压的电压源与所述存取线。4.根据权利要求1所述的设备，其中：所述解码器进一步配置成在执行与所述存取线相关联的存取操作之间的持续时间的一部分间向所述存取线供应第七电压；所述第一晶体管配置成至少部分地基于所述第一晶体管的所述源极处的第八电压小于所述第一晶体管的所述栅极处的第九电压和所述第一晶体管的所述第一阈值电压，在所述持续时间的所述部分期间隔离所述第一电压的第一电压供应与所述存取线；且所述第二晶体管配置成至少部分地基于所述第二晶体管的所述栅极处的第十电压小于所述第二晶体管的所述源极处的第十一电压和所述第二晶体管的所述第二阈值电压，在所述持续时间的所述部分期间隔离所述第二电压的第二电压供应与所述存取线。5.根据权利要求4所述的设备，其进一步包括：第三晶体管，其配置成至少部分地基于所述第三晶体管的所述栅极处的所述第九电压超过所述第三晶体管的源极处的所述第七电压和所述第三晶体管的第三阈值电压，在所述持续时间的所述部分期间向所述存取线供应所述第七电压。6.根据权利要求1所述的设备，其中所述解码器的所述第一级进一步包括：第一部分，其配置成向所述存取线供应所述第一电压，所述第一部分包括与配置成供应所述第一电压的第一电压源和第一节点耦合的第三晶体管，及与所述第一节点和所述解码器的所述第二级耦合的第四晶体管，其中所述第三晶体管和所述第四晶体管配置成在所述第一存取操作期间激活；以及第二部分，其配置成向所述存取线供应所述第二电压，所述第二部分包括与配置成供应所述第二电压的第二电压源和第二节点耦合的第五晶体管，及与所述第二节点和所述解
码器的所述第二级耦合的第六晶体管，其中所述第五晶体管和所述第六晶体管配置成在所述第二存取操作期间激活。7.根据权利要求1所述的设备，其进一步包括：多个第二级，其各自与所述第一级的第三晶体管和所述第二级的第四晶体管耦合，所述多个第二级中的每个第二级与多个存取线中的一个耦合，所述多个第二级包含所述第二级，且所述多个存取线包含所述存取线。8.根据权利要求7所述的设备，其进一步包括：所述解码器的第三级的第五晶体管，所述第五晶体管与配置成向所述解码器的所述第一级的所述第三晶体管供应所述第一电压的第一电压源耦合，其中所述解码器配置成激活所述第二级的所述第一晶体管、所述第一级的所述第三晶体管和所述第三级的所述第五晶体管，以在所述第一存取操作期间向所述存取线供应所述第一电压；以及所述解码器的所述第三级的第六晶体管，所述第六晶体管与配置成向所述解码器的所述第一级的所述第四晶体管供应所述第二电压的第二电压源耦合，其中所述解码器配置成激活所述第二级的所述第二晶体管、所述第一级的所述第四晶体管和所述第一级的所述第六晶体管，以在所述第二存取操作期间向所述存取线供应所述第二电压。9.根据权利要求8所述的设备，其中所述解码器的所述第一级、所述第二级和所述第三级的晶体管在所述第一存取操作期间至少部分地基于接收到与所述存储器单元相关联的存储器地址而激活。10.根据权利要求1所述的设备，其中所述第一电压是正电压，且所述第二电压是负电压。11.根据权利要求1所述的设备，其中所述第一晶体管是p型金属氧化物半导体pmos晶体管，且所述第二晶体管是n型金属氧化物半导体nmos晶体管。12.一种方法，其包括：接收与耦合到存取线的存储器单元相关联的命令；至少部分地基于接收到所述命令，通过解码器的第一级将第一晶体管的源极偏置到超过所述第一晶体管的栅极的第二电压和所述第一晶体管的第一阈值电压的第一电压以激活所述第一晶体管，其中所述解码器的第二级包括所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将第二晶体管的源极偏置到第三电压以撤销激活所述第二晶体管，其中所述第二晶体管的栅极的第四电压小于所述第二电压和所述第二晶体管的第二阈值电压，并且其中所述解码器的所述第二级包括所述第二晶体管；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应正电压。13.根据权利要求12所述的方法，其进一步包括：接收与耦合到所述存取线的所述存储器单元相关联的第二命令；至少部分地基于所述命令，通过所述解码器的所述第一级将所述第一晶体管的所述源极偏置到小于所述第一晶体管的所述栅极的所述第二电压和所述第一晶体管的所述第一阈值电压的第五电压以撤销激活所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第二晶体管的
所述源极偏置到第六电压以激活所述第二晶体管，其中所述第二晶体管的所述栅极的所述第四电压超过所述第六电压和所述第二晶体管的所述第二阈值电压；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应负电压。14.根据权利要求12所述的方法，其进一步包括：在执行所述命令之后，将所述第一晶体管的所述栅极偏置到第五电压以撤销激活所述第一晶体管，其中所述第五电压和所述第一晶体管的所述第一阈值电压小于所述第一晶体管的所述源极处的第六电压；在执行所述命令之后，将所述第二晶体管的所述栅极偏置到第七电压以撤销激活所述第二晶体管，其中所述第七电压小于所述第二晶体管的所述源极处的所述第三电压和所述第二晶体管的所述第二阈值电压；以及至少部分地基于偏置所述第一晶体管的所述栅极并偏置所述第二晶体管的所述栅极，隔离所述存取线与所述正电压或负电压。15.根据权利要求14所述的方法，其进一步包括：在执行所述命令之后，将第三晶体管的栅极偏置到超过所述第三晶体管的源极处的第八电压和所述第三晶体管的第三阈值电压的所述第五电压，其中所述解码器的所述第二级包括所述第三晶体管；以及至少部分地基于偏置所述第三晶体管的所述栅极，向所述存取线供应所述第八电压。16.根据权利要求15所述的方法，其中所述第六电压是与重置操作相关联的接地电压。17.根据权利要求12所述的方法，其进一步包括：至少部分地基于接收到所述命令，激活所述解码器的所述第一级的第三晶体管，所述第三晶体管与所述第一晶体管和所述解码器的第三级的第四晶体管耦合；以及激活所述第三级的所述第四晶体管以耦合所述第一级的所述第三晶体管与供应所述正电压的电压源，其中所述第一晶体管的所述源极至少部分地基于激活所述第三晶体管并激活所述第四晶体管而偏置。18.根据权利要求12所述的方法，其进一步包括：至少部分地基于接收到所述命令，撤销激活所述解码器的所述第一级的第三晶体管，所述第三晶体管与所述第二晶体管和所述解码器的第三级的第四晶体管耦合；以及撤销激活所述第三级的所述第四晶体管以解耦所述第三晶体管与供应负电压的电压源，其中所述第二晶体管的所述源极至少部分地基于撤销激活所述第三晶体管并撤销激活所述第四晶体管而偏置。19.根据权利要求12所述的方法，其进一步包括：解码与所述命令相关联的存储器地址，其中偏置所述第二级的所述第一晶体管的所述源极和所述第二晶体管的所述源极至少部分地基于解码所述存储器地址。20.根据权利要求12所述的方法，其中：所述第一晶体管的所述栅极的所述第二电压超过所述第一电压和所述第一晶体管的所述第一阈值电压的总和；且所述第二晶体管的所述栅极的所述第四电压小于所述第二电压和所述第二晶体管的所述第二阈值电压的总和。
21.一种设备，其包括：存储器阵列，其包括存储器单元和与所述存储器单元耦合的存取线；解码器，其包括第一级和第二级，所述第二级包括第一晶体管和第二晶体管；以及控制器，其与所述存储器阵列和所述解码器耦合且配置成：接收与耦合到所述存取线的所述存储器单元相关联的命令；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第一晶体管的源极偏置到超过所述第一晶体管的栅极的第二电压和所述第一晶体管的第一阈值电压的第一电压以激活所述第一晶体管，其中所述解码器的所述第二级包括所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第二晶体管的源极偏置到第三电压以撤销激活所述第二晶体管，其中所述第二晶体管的栅极的第四电压小于所述第二电压和所述第二晶体管的第二阈值电压，并且其中所述解码器的所述第二级包括所述第二晶体管；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应正电压。22.根据权利要求21所述的设备，其中所述控制器进一步配置成：接收与耦合到所述存取线的所述存储器单元相关联的第二命令；至少部分地基于所述命令，通过所述解码器的所述第一级将所述第一晶体管的所述源极偏置到小于所述第一晶体管的所述栅极的所述第二电压和所述第一晶体管的所述第一阈值电压的第五电压以撤销激活所述第一晶体管；至少部分地基于接收到所述命令，通过所述解码器的所述第一级将所述第二晶体管的所述源极偏置到第六电压以激活所述第二晶体管，其中所述第二晶体管的所述栅极的所述第四电压超过所述第六电压和所述第二晶体管的所述第二阈值电压；以及至少部分地基于偏置所述第一晶体管的所述源极并偏置所述第二晶体管的所述源极，向所述存取线供应负电压。23.根据权利要求21所述的设备，其中所述控制器进一步配置成：在执行所述命令之后，将所述第一晶体管的所述栅极偏置到第五电压以撤销激活所述第一晶体管，其中所述第五电压和所述第一晶体管的所述第一阈值电压小于所述第一晶体管的所述源极处的第六电压；在执行所述命令之后，将所述第二晶体管的所述栅极偏置到第七电压以撤销激活所述第二晶体管，其中所述第七电压小于所述第二晶体管的所述源极处的所述第三电压和所述第二晶体管的所述第二阈值电压；以及至少部分地基于偏置所述第一晶体管的所述栅极并偏置所述第二晶体管的所述栅极，隔离所述存取线与所述正电压或负电压。24.根据权利要求23所述的设备，其中所述解码器的所述第二级进一步包括第三晶体管，并且其中所述控制器进一步配置成：在执行所述命令之后，将所述第三晶体管的栅极偏置到超过所述第三晶体管的源极处的第八电压和所述第三晶体管的第三阈值电压的所述第五电压；以及至少部分地基于偏置所述第三晶体管的所述栅极，向所述存取线供应所述第八电压。25.根据权利要求21所述的设备，其进一步包括：
所述解码器的所述第一级的第三晶体管；所述解码器的第三级的第四晶体管；以及供应所述正电压的电压源，其中所述控制器进一步配置成：至少部分地基于接收到所述命令，激活所述解码器的所述第一级的所述第三晶体管，所述第三晶体管与所述第一晶体管和所述第四晶体管耦合；以及激活所述解码器的所述第三级的所述第四晶体管以耦合所述第三晶体管与供应所述正电压的所述电压源，其中所述控制器配置成至少部分地基于激活所述第三晶体管并激活所述第四晶体管来偏置所述第一晶体管的所述源极。
技术总结
本申请针对存储器装置的解码器架构。一种设备包含：存储器阵列，其具有存储器单元和与所述单元耦合的存取线；及解码器，其具有第一级和第二级。所述解码器在第一存取操作期间向所述存取线供应第一电压并在第二存取操作期间向所述存取线供应第二电压。所述解码器的所述第二级包含第一晶体管，其基于所述第一晶体管的所述源极处的第三电压超过所述第一晶体管的栅极处的第四电压和第一阈值电压而供应所述第一电压。所述第二级包含第二晶体管，其基于所述第二晶体管的栅极处的第五电压超过所述第二晶体管的所述源极处的第六电压和第二阈值电压而供应所述第二电压。二阈值电压而供应所述第二电压。二阈值电压而供应所述第二电压。
