MRAM读取电路及其读取方法、存储器与流程
mram读取电路及其读取方法、存储器
技术领域
1.本技术涉及存储技术领域，尤其涉及一种mram读取电路及其读取方法、存储器。
背景技术：
2.磁性随机存储器(mram，magnetic random access memory)具有高读写速度、高密度、低功耗、长数据保存时间和高寿命等特点，因此有着不可估量的广阔前景。由于mram具有电阻可变性，因此可以通过其不同的电阻状态来存储数据信息。
3.现有技术中，在存储数据时还存在一些缺陷。例如受工艺限制，存储单元(cell)的高阻态与低阻态的隧道磁阻(tmr，tunnel magneto resistance)比率较低，导致读出电路区分两种状态的窗口比较小。再者，通过比较mram的读电流和参考电流的大小获得mram状态时，由于tmr较小，写
″0″
和
″1″
的电流差较小。
4.因此，如何提高mram的读取性能，成为当前亟待解决的问题。
技术实现要素：
5.本技术解决的技术问题是如何提高mram的读取性能。
6.为解决上述技术问题，本技术技术方案提供一种mram读取电路，包括：第一数据通路，用于存储第一数据；第一参考通路，与所述第一数据通路连接且连接点为第一读取点，所述第一参考通路和所述第一数据通路的开启状态一致；第二数据通路，用于存储第二数据，所述第二数据通路与所述第一数据通路在读操作时的开启状态相反；第二参考通路，与所述第二数据通路连接且连接点为第二读取点，所述第二参考通路和所述第二数据通路的开启状态一致；比较模块，与所述第一读取点和所述第二读取点连接，用于读取所述第一数据通路或所述第二数据通路的数据。
7.在本技术实施例中，所述第一数据通路包括：第一存储单元阵列，用于存储第一数据；第一数据选择器，连接所述第一存储单元阵列和所述第一参考通路，用于选取所述第一存储单元阵列中的待读取数据。
8.在本技术实施例中，所述第二数据通路包括：第二存储单元阵列，用于存储第二数据；第二数据选择器，连接所述第二存储单元阵列和所述第二参考通路，用于选择所述第二存储单元阵列中的待读取数据。
9.在本技术实施例中，所述第一存储单元阵列和所述第二存储单元阵列在写操作时的电流流向相反。
10.在本技术实施例中，在处于开启状态的数据通路的读取点所在通路输出数据信号，在处于未开启的数据通路的读取点所在通路输出参考信号，所述读取点为相应的数据通路和参考通路的连接点，所述比较模块通过比较所述数据信号和所述参考信号，获得读取结果。
11.在本技术实施例中，所述数据信号为数据电压，所述参考信号为参考电压。
12.在本技术实施例中，读取操作时，对所述第一读取点和所述第二读取点所在通路
进行预充电至特定电平，所述参考电压与所述特定电平的大小相等。
13.在本技术实施例中，所述比较模块包括灵敏放大器，所述灵敏放大器的正极连接所述第一读取点，负极连接所述第二读取点。
14.本技术的技术方案还提供一种存储器，包括上述的mram读取电路。
15.本技术的技术方案还提供一种mram读取电路的读取方法，包括：开启待读取数据通路及相应的参考通路，关闭不读取数据通路及相应的参考通路，并选择待读取的数据；对第一读取点及第二读取点所在通路进行预充电至特定电平，其中所述第一读取点为所述待读取数据通路与相应的参考通路的连接点，所述第二读取点为所述不读取数据通路和相应的参考通路的连接点；使所述第二读取点所在通路的电压保持在所述特定电压，作为参考电压，待所述第一读取点所在通路的电压达到稳定值，获得数据电压；比较所述数据电压和所述参考电压的大小，获得读取结果。
16.在本技术实施例中，所述待读取数据通路为第一数据通路或第二数据通路，其中，所述第一数据通路用于存储第一数据，所述第一数据通路相应的参考电路为第一参考通路；所述第二数据通路用于存储第二数据，所述第二数据通路相应的参考电路为第二参考通路。
17.在本技术实施例中，所述第一数据通路包括：第一存储单元阵列，用于存储数据；数据选择器，连接所述第一存储单元阵列和所述第一参考通路，用于选择所述第一存储单元阵列的待读取数据。
18.在本技术实施例中，所述第二数据通路包括：第二存储单元阵列，用于存储数据；数据选择器，连接所述第二存储单元阵列和所述第二参考通路，用于选择所述第二存储单元阵列的待读取数据。
19.在本技术实施例中，所述第一存储单元阵列和所述第二存储单元阵列在写操作时的电流流向相反。
20.在本技术实施例中，使所述第二读取点所在通路浮空，通过寄生电容使所述第二读取点所在通路的电压保持在所述特定电压。
21.在本技术实施例中，所述数据电压大于所述参考电压，读出结果为1；所述数据电压小于所述参考电压，读出结果为0。
22.本技术技术方案的mram读取电路设置两路数据通路，且所述两路数据通路分别与比较模块相连，省去了检测路径上的一级选择器，根据实施例的比较结果可知，节省一级选择器后，高阻与低阻的电流差提高了13.6％，使高阻和低阻更易于区分，显著提高了mram的读取性能。进一步地，使两路数据通路的写入方式相反，以使比较模块可以读取正确结果。
23.本技术技术方案的mram读取电路的读取方法通过开启待读取数据通路及相应的参考通路，关闭不读取数据通路及相应的参考通路，替代了采用选择器选择待读取数据通路，使得存储单元的高阻和低阻更易于区分，进而提高读取性能。
附图说明
24.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的
实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
25.图1为本技术实施例的mram读取电路的结构示意图；
26.图2为本技术一具体实例的mram读取电路的结构示意图；
27.图3为本技术实施例的mram读取电路的一种读取方式的结构示意图；
28.图4为本技术实施例的mram读取电路的另一种读取方式的结构示意图；
29.图5为本技术实施例的mram读取电路有一级数据比较器时的等效检测路径；
30.图6为本技术实施例的mram读取电路无一级数据比较器时的等效检测路径。
具体实施方式
31.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
32.传统的读出放大器的两个输入端，一个接参考电平v
ref
，另一个接参考电流i
ref
与待测存储单元(bitcell)电流i
cell
的比较点v
data
，通过比较v
ref
和v
data
，得到bitcell的状态。通常一组读出放大器会对应上下两个数据库(top bank和bot bank)，先通过选择器(mux)选择top bank和bot bank中的一个，再通过选择器(ymux)选中待测的bitcell。
33.由于mtj的低阻r
p
和高阻r
ap
的差值往往很小，加之检测路径上额外增加的mux和ymux会导致压降，进一步压缩了高阻和低阻的区分度，导致读取性能受限。目前的解决方式是，通过增大检测路径上mux和ymux的尺寸，以减小它们的等效电阻，但是这将消耗大量面积，而且增加了寄生电容，影响读取速度。
34.鉴于此，本技术技术方案另辟蹊径，通过设置两路数据通路，并将两路数据通路分别与比较模块的两端相连，同时还使两路数据通路的写入方式相反，以使比较模块可以读取正确结果，这种方式可以节省检测路径上的一级选择器，使得存储单元的高阻和低阻更易于区分，进而提高读取性能。
35.下面结合实施例和附图对本技术技术方案进行详细说明。
36.参考图1，本技术实施例提供一种mram读取电路，包括：第一数据通路11、第一参考通路21、第二数据通路12、第二参考通路22以及比较模块3。
37.所述第一数据通路11用于存储第一数据，所述第二数据通路12用于存储第二数据，所述第一数据和所述第二数据可以是相同或不相同的二进制数据。所述第一数据通路11和所述第二数据通路12的开启状态相反，也就是说，在读取操作时，一次仅读取一条通路，待读取数据通路开启，不读取数据通路关闭，不读取数据通路为待读取数据通路提供相同的读取条件。例如读取所述第一数据通路11时，开启所述第一数据通路11，关闭所述第二数据通路12；读取第二数据通路12时，开启所述第二数据通路12，关闭所述第一数据通路11。
38.在读取过程中，若所述第一数据通路11处于开启状态，所述第二数据通路12处于关闭状态，所述第一数据通路11上产生第一读取电流i
cell1
；若所述第一数据通路11处于关闭状态，所述第二数据通路12处于开启状态，所述第二数据通路12产生第二读取电流i
cell2
。
39.所述第一参考通路21与所述第一数据通路11相连，且连接点为第一读取点，所述第二参考通路22与所述第二数据通路12相连，连接点为第二读取点。在读操作时，所述第一参考通路21和所述第一数据通路11的开启状态一致，所述第二参考通路22和所述第二数据通路12的开启状态一致。在读取过程中，若所述第一参考通路21开启，所述第二参考通路22关闭，则所述第一参考通路21产生第一参考电流i
ref1
，若所述第一参考通路21关闭，所述第二参考通路22开启，则所述第二参考通路22产生第二参考电流i
ref2
。
40.当读取所述第一数据通路11时，开启所述第一数据通路11和所述第一参考通路21，关闭所述第二数据通路12和所述第二参考通路22，所述第一数据通路11产生的第一读取电流i
cell1
与所述第一参考通路21产生的第一参考电流i
ref1
相互竞争，在所述第一读取点所在通路获得稳定电压v
data1
，本技术实施例所述的第一读取点所在通路是指所述第一读取点与所述比较模块3相连的通路。同理，读取所述第二数据通路12时，开启所述第二数据通路12和所述第二参考通路22，关闭所述第一数据通路111和所述第一参考通路21，所述第二数据通路12产生的第二读取电流i
cell2
与所述第二参考通路22产生的第二参考电流i
ref2
相互竞争，在所述第二读取点所在通路获得稳定电压v
data2
，本技术实施例所述的第二读取点所在通路是指所述第二读取点与所述比较模块3相连的通路。所述稳定电压v
data1
和所述稳定电压v
data2
作为相应待读取数据通路的数据信号输出至所述比较模块3，而参考通路的参考信号在后续进行描述。
41.所述比较模块3与所述第一读取点、所述第二读取点连接，用于读取所述第一数据通路11或第二数据通路12的数据。在一些实施例中，所述比较模块3可以包括灵敏放大器，所述灵敏放大器的正极连接所述第一读取点，负极连接所述第二读取点，或者所述灵敏放大器的正极连接所述第二读取点，负极连接所述第一读取点。
42.参考图2，所述第一数据通路11包括第一存储单元阵列111和第一数据选择器112，其中所述第一存储单元阵列111用于存储第一数据，在一些实施例中，所述第一存储单元阵列111包括多个存储数据的第一数据单元。所述第一数据选择器112连接所述第一存储单元阵列111和所述第一参考通路21，用于选取所述第一存储单元阵列111中的待读取数据。
43.所述第二数据通路12与所述第一数据通路11的结构基本相同，包括第二存储单元阵列121和第二数据选择器122，所述第二存储单元阵列121可以包括多个用来存储数据的第二数据单元，所述第二数据选择器122连接所述第二存储单元阵列121和所述第二参考通路22，用于选择所述第二存储单元阵列121中的待读取数据。
44.所述第一存储单元阵列111和第二存储单元阵列121的结构可以是常规的存储单元的结构，所述第一数据选择器112和所述第二数据选择器122可以选择常规的数据选择器mux，在此不作详细介绍。
45.本技术实施例的mram读取电路将所述第一数据通路11和所述第二数据通路12直接与比较模块相连，省去了一级选择数据通路的数据选择器，并通过各数据通路中的开关控制结构来对待读取数据通路进行选择，避免了不必要的数据选择器所带来的压降，相应提高了比较模块采集的压差。
46.由于所述第一读取点和所述第二读取点分别连接所述比较模块3的正极和负极，因此所述第一存储单元阵列111与所述第二存储单元阵列121在相同状态(例如同属于高阻态或同属于低阻态)下读出来的结果是相反的，为了保证两个存储单元阵列读取的结果都
正确，需要采用不同的写方案。
47.本技术实施例通过使所述第一存储单元阵列111和所述第二存储单元阵列121在写操作时具有相反的电流流向，以使两个存储单元阵列具有正确的读取结果。例如，写0时，所述第一存储单元阵列111的电流自位线流向源线，所述第二存储单元阵列121的电流自源线流向位线；写1时，所述第一存储单元阵列111的电流自源线流向位线，所述第二存储单元阵列121的电流自位线流向源线；或者，写0时，所述第一存储单元阵列111的电流自源线流向位线，所述第二存储单元阵列121的电流自位线流向源线；写1时，所述第一存储单元阵列111的电流自位线流向源线，所述第二存储单元阵列121的电流自源线流向位线。
48.所述第一参考通路21通过外接的第一电压vdd1产生所述第一参考电流i
ref1
，所述第二参考通路22通过外接的第二电压vdd2产生所述第二参考电流i
ref2
，所述第一电压vdd1和所述第二电压vdd2提供的电压大小根据实际情况确定。
49.进行数据读取时，在处于开启状态的数据通路的读取点所在通路输出数据信号，在处于未开启的数据通路的读取点所在通路输出参考信号，其中所述读取点为相应的数据通路和参考通路的连接点，所述处于开启状态的数据通路的读取点所在通路是指所述处于开启状态的数据通路的读取点与所述比较模块3相连的通路，所述未开启的数据通路的读取点所在通路是指所述未开启的数据通路的读取点与所述比较模块3相连的通路。所述比较模块3通过比较所述数据信号和所述参考信号，获得读取结果。在本技术实施例中，所述数据信号为数据电压，所述参考信号为参考电压。
50.参考图3，在读取所述第一数据通路11的数据时，开启所述第一数据通路11和所述第一参考通路21，关闭所述第二数据通路12和所述第二参考通路22(图中的
″×″
代表关闭状态)，所述第一数据选择器112选取所述第一存储单元阵列111中的数据作为待读取数据，且所述第一数据通路11产生第一数据电流i
cell1
，所述第一参考通路21产生第一参考电流i
ref1
。在读取操作时，先对所述第一读取点和所述第二读取点所在通路进行预充电至特定电压vb，然后使所述第二读取点所在通路接地，通过寄生电容c2使所述第二读取点所在通路的电压保持在特定电压vb，作为参考电压。所述第一数据电流i
cell1
与所述第一参考电流i
ref1
相互竞争，使所述第一读取点所在通路的电压达到稳定值后，获得数据电压v
data1
。所述比较模块3通过比较所述参考电压vb和所述数据电压v
data1
获得读取结果。当待测的bitcell为高阻时(即写
″1″
)，i
ref1
＞i
cell1
，使得v
data1
＞vb，读出1；待测bitcell为低阻(即写
″0″
)，i
ref1
＜i
cell1
，使得v
data1
＜vb，读出0，数据正常读出。
51.参考图4，在读取所述第二数据通路12的数据时，开启所述第二数据通路12和所述第二参考通路22，关闭所述第一数据通路11和所述第一参考通路12(图中的
″×″
代表关闭状态)，所述第二数据选择器122选取所述第二存储单元阵列121中的数据作为待读取数据，且所述第二数据通路12产生第二数据电流i
cell2
，所述第二参考通路22产生第二参考电流i
ref2
。在读取操作时，先对所述第一读取点和所述第二读取点所在通路进行预充电至特定电压vb，然后使所述第一读取点所在通路接地，通过寄生电容c1使所述第一读取点所在通路的电压保持在特定电压vb，作为参考电压。所述第二数据电流i
cell2
与所述第二参考电流i
ref2
相互竞争，使所述第二读取点所在通路的电压达到稳定值后，获得数据电压v
data2
。所述比较模块3通过比较所述参考电压vb和所述数据电压v
data2
获得读取结果。当待测的bitcell为高阻时(即写
″0″
)，i
ref2
＞i
cell2
，使得v
data2
＞vb，读出0；待测bitcell为低阻(即写
″1″
)，iref2
＜i
cell2
，使得v
data2
＜vb，读出1，数据正常读出。
52.在上述实施例中，所述第一存储单元阵列111写0时，电流自位线流向源线，所述第二存储单元阵列121的电流自源线流向位线；写1时，所述第一存储单元阵列111的电流自源线流向位线，所述第二存储单元阵列121的电流自位线流向源线。在其他实施例中，也可以自行设计。
53.以下对有一级数据比较器(mux)和无一级比较器(mux)的等效检测路径进行比较。图5为有一级数据比较器(mux)的等效检测路径，图6为无一级数据比较器(mux)的等效检测路径。
54.假设mux的等效电阻r
mux
＝200ohm，ymux的等效电阻r
ymux
＝200ohm，bitcell中mos管的等效电阻r
mos
＝400ohm，mtj的高阻r
ap
为3600ohm，mtj的低阻r
p
为1500ohm(假设tmr＝140％)。预充电阶段，将v
data
节点充电到vb电平。
55.对于有一级数据比较器(mux)的等效检测路径，高阻的电流(icell
ap
)和低阻的电流(icell
p
)分别为：
56.icell
ap
＝vb/(r
mux
+2
×rymux
+r
mos
+r
ap
)；
57.icell
p
＝vb/(r
mux
+2
×rymux
+r
mos
+r
p
)。
58.icell
ap
和icell
p
的电流差公式如下：
[0059][0060]
将已知数值带入上述的电流差公式，计算结果为1.826
×
10-4vb
。
[0061]
对于无一级数据比较器(mux)的等效检测路径，高阻的电流(icell
ap
)和低阻的电流(icell
p
)分别为：
[0062]
icell
ap
＝vb/(2
×rymux
+r
mos
+r
ap
)；
[0063]
icell
p
＝vb/(2
×rymux
+r
mos
+r
p
)。
[0064]
icell
ap
和icell
p
的电流差公式如下：
[0065][0066]
将已知数值带入上述的电流差公式，计算结果为2.075
×
10-4vb
。
[0067]
根据电流差值的计算结果可以看到，本技术实施例省去检测路径上的一级选择器(mux)后，高阻与低阻的电流差提高了13.6％。更大的电流差，意味着更好的读取性能，因此本技术实施例的mram读取电路具有优异的读取性能。
[0068]
本技术实施例还提供一种存储器，包括上述的mram读取电路，由于上述mram读取电路具有高的读取性能，因此所述存储器也同样具有优异的读取性能。
[0069]
本技术还提供一种mram读取电路的读取方法包括：
[0070]
开启待读取数据通路及相应的参考通路，关闭不读取数据通路及相应的参考通路，并选择待读取的数据；
[0071]
对第一读取点及第二读取点所在通路进行预充电至特定电平，其中所述第一读取点为所述待读取数据通路与相应的参考通路的连接点，所述第二读取点为所述不读取数据通路和相应的参考通路的连接点；
[0072]
使所述第二读取点所在通路的电压保持在所述特定电压，作为参考电压，待所述第一读取点所在通路的电压达到稳定值，获得数据电压；
[0073]
比较所述数据电压和所述参考电压的大小，获得读取结果。
[0074]
在一些实施例中，所述待读取数据通路为第一数据通路或第二数据通路，其中，所述第一数据通路用于存储第一数据，所述第一数据通路相应的参考电路为第一参考通路；所述第二数据通路用于存储第二数据，所述第二数据通路相应的参考电路为第二参考通路。
[0075]
其中，所述第一数据通路包括：第一存储单元阵列，用于存储数据；数据选择器，连接所述第一存储单元阵列和所述第一参考通路，用于选择所述第一存储单元阵列的待读取数据。所述第二数据通路包括：第二存储单元阵列，用于存储数据；数据选择器，连接所述第二存储单元阵列和所述第二参考通路，用于选择所述第二存储单元阵列的待读取数据。
[0076]
在本技术实施例中，所述第一存储单元阵列和所述第二存储单元阵列在写操作时的电流流向相反。例如，写0时，所述第一存储单元阵列111的电流自位线流向源线，所述第二存储单元阵列121的电流自源线流向位线；写1时，所述第一存储单元阵列111的电流自源线流向位线，所述第二存储单元阵列121的电流自位线流向源线；或者，写0时，所述第一存储单元阵列111的电流自源线流向位线，所述第二存储单元阵列121的电流自位线流向源线；写1时，所述第一存储单元阵列111的电流自位线流向源线，所述第二存储单元阵列121的电流自源线流向位线。
[0077]
在本技术实施例中，通过使所述第二读取点所在通路浮空，借助寄生电容使所述第二读取点所在通路的电压保持在所述特定电压。
[0078]
在本技术实施例中，可采用灵敏放大器对所述数据电压和所述参考电压的大小进行比较，当所述数据电压大于所述参考电压，读出结果为1；当所述数据电压小于所述参考电压，读出结果为0。
[0079]
本技术实施例的mram读取电路的读取方法通过对数据通路及相应的参考通路进行开启或关闭，进而选择读取的数据通路，省去了一级选择器，可以显著提高mram读取电路的读取性能。
[0080]
综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
[0081]
应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
[0082]
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0083]
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些
元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
[0084]
此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
技术特征：
1.一种mram读取电路，其特征在于，包括：第一数据通路，用于存储第一数据；第一参考通路，与所述第一数据通路连接且连接点为第一读取点，所述第一参考通路和所述第一数据通路的开启状态一致；第二数据通路，用于存储第二数据，所述第二数据通路与所述第一数据通路在读操作时的开启状态相反；第二参考通路，与所述第二数据通路连接且连接点为第二读取点，所述第二参考通路和所述第二数据通路的开启状态一致；比较模块，与所述第一读取点和所述第二读取点连接，用于读取所述第一数据通路或所述第二数据通路的数据。2.根据权利要求1所述的mram读取电路，其特征在于，所述第一数据通路包括：第一存储单元阵列，用于存储第一数据；第一数据选择器，连接所述第一存储单元阵列和所述第一参考通路，用于选取所述第一存储单元阵列中的待读取数据。3.根据权利要求2所述的mram读取电路，其特征在于，所述第二数据通路包括：第二存储单元阵列，用于存储第二数据；第二数据选择器，连接所述第二存储单元阵列和所述第二参考通路，用于选择所述第二存储单元阵列中的待读取数据。4.根据权利要求3所述的mram读取电路，其特征在于，所述第一存储单元阵列和所述第二存储单元阵列在写操作时的电流流向相反。5.根据权利要求1所述的mram读取电路，其特征在于，在处于开启状态的数据通路的读取点所在通路输出数据信号，在处于未开启的数据通路的读取点所在通路输出参考信号，所述读取点为相应的数据通路和参考通路的连接点，所述比较模块通过比较所述数据信号和所述参考信号，获得读取结果。6.根据权利要求5所述的mram读取电路，其特征在于，所述数据信号为数据电压，所述参考信号为参考电压。7.根据权利要求6所述的mram读取电路，其特征在于，读取操作时，对所述第一读取点和所述第二读取点所在通路进行预充电至特定电平，所述参考电压与所述特定电平的大小相等。8.根据权利要求1所述的mram读取电路，其特征在于，所述比较模块包括灵敏放大器，所述灵敏放大器的正极连接所述第一读取点，负极连接所述第二读取点。9.一种存储器，其特征在于，包括权利要求1至8任一项所述的mram读取电路。10.一种mram读取电路的读取方法，其特征在于，包括：开启待读取数据通路及相应的参考通路，关闭不读取数据通路及相应的参考通路，并选择待读取的数据；对第一读取点及第二读取点所在通路进行预充电至特定电平，其中所述第一读取点为所述待读取数据通路与相应的参考通路的连接点，所述第二读取点为所述不读取数据通路和相应的参考通路的连接点；使所述第二读取点所在通路的电压保持在所述特定电压作为参考电压，待所述第一读
取点所在通路的电压达到稳定值，获得数据电压；比较所述数据电压和所述参考电压的大小，获得读取结果。11.根据权利要求10所述的mram读取电路的读取方法，其特征在于，所述待读取数据通路为第一数据通路或第二数据通路，其中，所述第一数据通路用于存储第一数据，所述第一数据通路相应的参考电路为第一参考通路；所述第二数据通路用于存储第二数据，所述第二数据通路相应的参考电路为第二参考通路。12.根据权利要求11所述的mram读取电路的读取方法，其特征在于，所述第一数据通路包括：第一存储单元阵列，用于存储数据；数据选择器，连接所述第一存储单元阵列和所述第一参考通路，用于选择所述第一存储单元阵列的待读取数据。13.根据权利要求12所述的mram读取电路的读取方法，其特征在于，所述第二数据通路包括：第二存储单元阵列，用于存储数据；数据选择器，连接所述第二存储单元阵列和所述第二参考通路，用于选择所述第二存储单元阵列的待读取数据。14.根据权利要求13所述的mram读取电路的读取方法，其特征在于，所述第一存储单元阵列和所述第二存储单元阵列在写操作时的电流流向相反。15.根据权利要求10所述的mram读取电路的读取方法，其特征在于，使所述第二读取点所在通路浮空，通过寄生电容使所述第二读取点所在通路的电压保持在所述特定电压。16.根据权利要求10所述的mram读取电路的读取方法，其特征在于，所述数据电压大于所述参考电压，读出结果为1；所述数据电压小于所述参考电压，读出结果为0。
技术总结
本申请提供一种MRAM读取电路及其读取方法、存储器，所述MRAM读取电路，包括：第一数据通路，用于存储第一数据；第一参考通路，与所述第一数据通路连接且连接点为第一读取点，所述第一参考通路和所述第一数据通路的开启状态一致；第二数据通路，用于存储第二数据，所述第二数据通路与所述第一数据通路在读操作时的开启状态相反；第二参考通路，与所述第二数据通路连接且连接点为第二读取点，所述第二参考通路和所述第二数据通路的开启状态一致；比较模块，与所述第一读取点和所述第二读取点连接，用于读取所述第一数据通路或所述第二数据通路的数据。本申请技术方案的MRAM读取电路及其读取方法可以提高MRAM的读取性能。其读取方法可以提高MRAM的读取性能。其读取方法可以提高MRAM的读取性能。
