具有单晶体管驱动器的存储器装置及操作所述存储器装置的方法与流程
具有单晶体管驱动器的存储器装置及操作所述存储器装置的方法
背景技术：
1.以下内容大体上涉及存储器装置，且更具体地说涉及具有单晶体管驱动器的存储器装置及其方法。
2.存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中存储信息。信息通过编程存储器装置的不同状态而进行存储。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
3.存在各种类型的存储器装置，包含磁性硬盘驱动器、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻式ram(rram)、快闪存储器、相变存储器(pcm)及其它者。存储器装置可为易失性的或非易失性的。即使在不存在外部电源的情况下，非易失性存储器，例如feram，也可维持其所存储逻辑状态历时扩展的时间段。易失性存储器单元随时间推移可能会失去其存储状态，除非其通过外部电源经周期性地刷新。
4.成本降低及装置性能在最先进存储器装置中越发相关。然而，缩放技术，例如，采用具有较小特征大小的制造技术，将增加相当大的处理成本。一些技术，例如三维(3d)技术，采用芯片的竖直尺寸来形成存储器单元以便提高存储器容量与面积之间的比率。到更具成本效益且更可高效的设计方案为高度符合需要的，尤其是对于阵列相关电路，例如存取线驱动器。
附图说明
5.图1说明根据本公开的实施例的包含支持单晶体管驱动器的存储器单元阵列的存储器装置的示范性图。
6.图2说明根据本公开的实施例的支持单晶体管驱动器的示范性3d存储器阵列的透视图。
7.图3说明根据本公开的实施例的支持单晶体管驱动器的3d存储器阵列的解码电路系统的实例块布局。
8.图4说明根据本公开的实施例的用于存储器装置的单晶体管驱动器的实例。
9.图5说明根据本公开的实施例的在存储器装置中将单晶体管驱动器分组的实例。
10.图6说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的空闲阶段期间的实例配置。
11.图7说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的作用阶段期间的实例配置。
12.图8说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的正读取/编程阶段期间的实例配置。
13.图9说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的负读取/编程阶段期间的实例配置。
14.图10说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的正读取/编程阶段期间的另一实例配置。
15.图11说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的负读取/编程阶段期间的另一实例配置。
16.图12说明根据本公开的实施例的支持单晶体管驱动器的存储器装置的相图。
17.图13说明根据本公开的实施例的用于支持单晶体管驱动器的存储器装置的方法的流程图。
18.图14说明根据本公开的实施例的用于支持单晶体管驱动器的存储器装置的方法的框图。
19.图15说明根据本公开的实施例的支持单晶体管驱动器的存储器装置的框图。
具体实施方式
20.数字信息存储器要求越来越高。不同技术可用于以存储器单元的逻辑状态来存储信息的位。独立于允许信息存储的物理机制，需要越来越致密的封装。另外，性能必须不断地增加，例如就越来越短的存取时间来说，且尤其是对于移动或电池供应的应用，需要最小功率消耗。
21.此处公开存储器阵列架构，尤其适合于非易失性数据存储，其允许存储器单元的极密集封装及在操作期间极低消耗。存储器架构包括用于取决于正在执行的命令而将存取线驱动到正读取/编程电压及负读取/编程电压的单晶体管驱动器。存储器单元可位于字线及数字线的相交点处，例如，在交叉点存储器阵列组织中，例如在多叠层3d存储器阵列中。可采用读取/编程电压分割以限制驱动器及存储器单元中的电压应力并减少阵列中的泄漏。
22.根据所公开的解决方案，操作可在一些阶段(例如空闲阶段、作用阶段及脉冲阶段)中再分。本公开教示每一存取线在以上阶段中的每一者期间如何经解码及偏压。确切地说，在空闲阶段期间，所有存取线偏压到放电电压(例如，接地电压)，在作用阶段期间，所有存取线偏压到浮动电压，且在脉冲阶段期间，经寻址存取线偏压到所要(正或负)读取/编程电压，而物理地邻近于经寻址线或与经寻址线分组在一起的存取线偏压到屏蔽电压(例如，接地电压)，且不相关存取线(例如，既不邻近经寻址线又不与经寻址线分组在一起)保持在浮动电压下。在执行存取操作(例如，从脉冲阶段退出时)之后，存储器装置返回作用阶段且保持在作用阶段处等待直到接收到新命令为止。阈值数目个存取操作及/或超时可用于限制作用阶段中的持久性且周期性地触发空闲阶段。
23.单晶体管驱动器的工作条件使得晶体管节点在空闲、作用及脉冲阶段中的任一者期间偏压到从未超出最大可靠性晶体管评级的电压。
24.本公开的特征最初在如参考图1至3所描述的存储器装置及存储器裸片的上下文中加以描述。本公开的特征在如参考图4及5所描述的驱动器或驱动器组的上下文中加以描述。本公开的特征随后在如参考图6至11所描述的驱动器及阵列配置的上下文中加以描述。通过相图及参考根据阶段的与存储器装置的操作相关的流程图所描述且参考图12至14
所描述的对应方法且相对于参考图15所描述的设备图进一步说明本公开的其它特征。
25.图1说明如本文中所公开的实例存储器装置100。存储器装置100也可称作电子存储器设备。图1为存储器装置100的各种组件及特征的说明性表示。因而，应了解，展示存储器装置100的组件及特征以说明功能性相互关系，而非其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含三维(3d)存储器阵列102。3d存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可编程以存储两个状态，其表示为逻辑0及逻辑1。在一些实例中，存储器单元105可经配置以存储多于两个逻辑状态。尽管包含于图1中的一些元件以数字指示符标记，其它对应元件未被标记，但在努力增加所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
26.3d存储器阵列102可包含形成于彼此顶部上的两个或多于两个二维(2d)存储器阵列103。与2d阵列相比，这可增加可在单一裸片或衬底上放置或形成的存储器单元的数目，从而又可降低生产成本或增加存储器装置的性能，或兼备两者。存储器阵列102可包含存储器单元105的两个层级且因此可被视为3d存储器阵列；然而，层级的数目不限于二。各层级可对准或定位以使得存储器单元105可跨越各层级彼此对准(精确、重叠或大致对准)，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可包含置于另一者的顶部上同时如下文所解释两者共享存取线的多个存储器单元。在一些情况下，存储器单元可为经配置以使用多层级存储技术存储多于一位数据的多层级存储器单元。
27.在一些实例中，存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到位线115。术语存取线可指字线110、位线115或其组合。字线110及位线115可彼此垂直(或几乎垂直)且可产生存储器单元的阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。即，位线115可与上部存储器单元105的底部电极及下部存储器单元105的顶部电极耦合。其它配置可为可能的，例如，第三叠组可与下部叠组共享字线110。一般来说，一个存储器单元105可位于例如字线110及位线115的两个导电线的相交点处。此相交点可被称作存储器单元的地址。目标存储器单元105可为位于经供能字线110及位线115的相交点处的存储器单元105；即，字线110及位线115可经供能以读取或写入其相交点处的存储器单元105。与相同字线110或位线115耦合(例如，连接到相同字线110或位线115)的其它存储器单元105可被称作非目标存储器单元105。
28.电极可与存储器单元105及字线110或位线115耦合。术语电极可指代电导体，且在一些情况下，可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线、导电材料或类似者，其提供存储器装置100的元件或组件之间的导电路径。在一些实例中，存储器单元105可包含定位于第一电极与第二电极之间的硫族化物材料。第一电极的一侧可耦合到字线110，且第一电极的另一侧耦合到硫族化物材料。另外，第二电极的一侧可耦合到位线115，且第二电极的另一侧耦合到硫族化物材料。第一电极及第二电极可为相同材料(例如碳)或不同材料。
29.可通过激活或选择字线110及位线115来对存储器单元105执行例如读取及写入的操作。在一些实例中，位线115也可为已知数字线115。对存取线、字线及位线或其类似物的参考是可互换的，而不会损失理解或操作。激活或选择字线110或位线115可包含将电压施加到相应线。字线110及位线115可由导电材料制成，所述导电材料例如金属(例如铜(cu)、
铝(al)、金(au)、钨(w)、钛(ti))、金属合金、碳、导电掺杂的半导体或其它导电材料、合金、化合物或类似者。
30.可经由行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所接收行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当位线115。举例来说，存储器阵列102可包含标记为wl_1至wl_m的多个字线110，及标记为bl_1至bl_n的多个数字线115，其中m及n视阵列大小而定。因此，通过激活字线110及位线115，例如，wl_2及bl_3，可在其相交点处存取存储器单元105。如下文更详细地论述，存取存储器单元105可经由行解码器120及列解码器130控制，行解码器120及列解码器130可包含在远离耦合到存储器阵列102的衬底的表面的方向上延伸的一或多种掺杂材料。
31.在存取后，可通过感测组件125读取或感测存储器单元105，以确定存储器单元105的所存储状态。举例来说，电压可施加到存储器单元105(使用对应的字线110及位线115)，且所得电流的存在可取决于存储器单元105的施加电压及阈值电压。在一些情况下，可施加多于一个电压。另外，如果所施加电压不产生电流，那么可施加其它电压直到电流由感测组件125检测到为止。通过评估产生电流的电压，可确定存储器单元105的所存储逻辑状态。在一些情况下，电压的量值可逐渐上升直到检测到电流为止。在其它情况下，可依序施加预定电压直到检测到电流为止。同样地，电流可施加到存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。在一些实例中，存储器单元105可通过将电脉冲提供到单元来编程，所述单元可包含存储器存储元件。脉冲可经由字线110、位线115或其组合提供。
32.感测组件125可包含各种晶体管或放大器，以检测及放大信号差异，其可被称为锁存。可接着经由列解码器130输出存储器单元105的所检测的逻辑状态，作为输出135。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120，或与其耦合。感测组件可与列解码器或行解码器相关联。
33.可通过激活相关字线110及位线115来设置或写入存储器单元105，且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接纳待写入到存储器单元105的数据，例如，输入/输出135。在存储器单元包含硫族化物材料的情况下，存储器单元105可通过基于将解码器(例如，行解码器120或列解码器130)的第一导电线与存取线(例如，字线110或位线115)耦合而将第一电压施加到存储器单元105作为存取操作的部分被写入以将逻辑状态存储于存储器单元105中。
34.存储器装置100可处于空闲阶段；举例来说，空闲阶段可为具有低功率消耗的配置。在一些实例中，存储器装置100可处于作用阶段；举例来说，作用阶段可为存储器装置立即准备好执行所接收命令的配置。在一些实例中，存储器装置可处于脉冲阶段；举例来说，脉冲阶段可为在其期间执行命令的配置，例如，目标存储器单元经存取且偏压以将逻辑状态编程到存储器单元中或从存储器单元读取逻辑状态。
35.基于存储器装置的阶段(例如，空闲阶段、作用阶段或脉冲阶段以及其它阶段)，存储器控制器140可经由各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作及电压(例如，读取、写入、重新写入、刷新、放电、屏蔽、浮动)。在一些情况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。
36.存储器控制器140可产生行地址信号及列地址信号，以激活所要的字线110及位线115。存储器控制器140还可产生且控制在存储器装置100的操作期间使用的各种其它电压或电流。举例来说，存储器控制器140可偏压到邻近于目标存取线的屏蔽电压(例如，接地电压)存取线及/或与经寻址存取线处于相同组中的存取线。存储器控制器140还可使与经寻址存取线不相关的其它存取线浮动。
37.存储器控制器140可经配置以通过将第一电压施加到解码器(例如，行解码器120或列解码器130)的第一导电线而选择存储器单元105。在一些情况下，存储器控制器140可经配置以基于选择存储器单元105而将解码器的第一导电线与相关联于存储器单元105的存取线(例如，字线110或位线115)耦合。存储器控制器140可经配置以至少部分地基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元105。
38.在一些实例中，存储器控制器140可经配置以将第二电压施加到解码器的第二导电线作为存取操作的部分。将第一电压施加到存储器单元105可基于将第二电压施加到第二导电线。举例来说，存储器控制器140可基于第一电压与第二电压的相交点而选择存储器单元105。在一些情况下，作为存取操作的部分施加到存储器单元105的信号可具有正极性或负极性。
39.在一些实例中，存储器控制器140可接收包括用以对存储器单元105执行存取操作的指令的命令，且基于接收到所述命令而识别存储器单元105的地址。在一些情况下，将第二电压施加到第二导电线可基于识别地址。如果存取操作为读取操作，那么存储器控制器140可经配置以基于将第一电压施加到存储器单元105而输出存储于存储器单元105中的逻辑状态。如果存取操作为写入操作，那么存储器控制器140可基于将第一电压施加到存储器单元105而将逻辑状态存储于存储器单元105中。
40.在一些实例中，存储器控制器140可基于接收到所述命令而修改存储器装置100的状态。举例来说，存储器控制器140可基于接收到存取命令而实施从空闲阶段到作用阶段的转变。举例来说，存储器控制器140可基于接收到存取命令而实施从作用阶段到脉冲阶段的转变。举例来说，存储器控制器140可基于脉冲阶段命令的完成而实施从脉冲阶段返回到作用阶段的转变。举例来说，存储器控制器140可基于存取计数器或时间计数器满足相应阈值而实施从作用阶段返回到空闲阶段的转变，如下文将详细描述。举例来说，如果存取计数器及时间计数器低于相应阈值，那么存储器控制器140可将存储器装置100保持在作用阶段。
41.图2说明根据本公开的实施例的支持单晶体管驱动器的示范性3d存储器阵列的透视图。存储器阵列200可为参考图1描述的存储器阵列102的部分的实例。存储器阵列200可包含安置于衬底204上方的存储器单元的第一阵列或叠组205及在第一阵列或叠组205的顶部上的存储器单元的第二阵列或叠组210。存储器阵列200还可包含字线110-a及字线110-b以及位线115-a，其可为字线110及位线115的实例，如参考图1所描述。第一叠组205及第二叠组210的存储器单元各自可具有一或多个存储器单元(例如，分别为存储器单元220-a及存储器单元220-b)。尽管图2中所包含的一些元件以数字指示符进行标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
42.第一叠组205的存储器单元可包含第一电极215-a、存储器单元220-a(例如，包含硫族化物材料)及第二电极225-a。另外，第二叠组210的存储器单元可包含第一电极215-b、
存储器单元220-b(例如，包含硫族化物材料)及第二电极225-b。在一些实例中，第一叠组205及第二叠组210的存储器单元可具有共同导电线，以使得每一叠组205及210的对应存储器单元可共享如参考图1所描述的位线115或字线110。举例来说，第二叠组210的第一电极215-b及第一叠组205的第二电极225-a可耦合到位线115-a，以使得位线115-a由竖直邻近存储器单元共享。根据本文中的教示，如果存储器阵列200包含多于一个叠组，那么解码器可定位于每一叠组上方或下方。举例来说，解码器可定位于第一叠组205上方及第二叠组210上方。在一些情况下，存储器单元220可为相变存储器单元或自选择存储器单元的实例。
43.存储器阵列200的架构可称为交叉点架构，在一些情况下，在所述交叉点架构中，存储器单元形成于如图2中所说明的字线与位线之间的拓朴交叉点处。此交叉点架构可提供相较于其它存储器架构具有较低生产成本的相对高密度数据存储。举例来说，交叉点架构可具有相较于其它架构具有减小的面积且因而具有增大的存储器单元密度的存储器单元。举例来说，与具有6f2存储器单元面积的其它架构(例如具有三端选择组件的架构)相比，所述架构可具有4f2存储器单元面积，其中f为最小特征大小。举例来说，dram可使用晶体管(其为三端装置)作为每一存储器单元的选择组件，且与交叉点架构相比可具有较大存储器单元面积。
44.虽然图2的实例展示两个存储器叠组，但其它配置为可能的。在一些实例中，存储器单元的单个存储器叠组可经建构在衬底204上方，其可称为二维存储器。在一些实例中，存储器单元的三个或四个存储器叠组可以类似方式经配置于三维交叉点架构中。
45.在一些实例中，存储器叠组中的一或多者可包含存储器单元220，所述存储器单元220包含硫族化物材料。举例来说，存储器单元220可包含硫族化物玻璃，例如硒(se)、碲(te)、砷(as)、锑(sb)、碳(c)、锗(ge)及硅(si)的合金。在一些实例中，主要具有硒(se)、砷(as)及锗(ge)的硫族化物材料可称为sag合金。在一些实例中，sag合金可包含硅(si)或铟(in)或其组合，且此类硫族化物材料可分别称为sisag合金或insag合金，或其组合。在一些实例中，硫族化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)。
46.在一些实例中，包含硫族化物材料的存储器单元220可通过施加第一电压经编程成逻辑状态。借助于实例且不受特定理论束缚，当特定存储器单元220经编程时，单元内的元件分离，从而引起离子迁移。取决于施加到存储器单元的电压的极性，离子可朝向特定电极迁移。举例来说，在存储器单元220中，离子可朝向负电极迁移。随后可通过跨单元施加电压来读取存储器单元以进行感测。在读取操作期间所看见的阈值电压可基于存储器单元中的离子分布及读取脉冲的极性。
47.在一些情况下，作为存储器单元220的存取操作的部分，可将第一电压施加到解码器的第一导电线。在施加第一电压后，第一导电线可与相关联于存储器单元220的存取线(例如，字线110-a、字线110-b或位线115-a)耦合。在一些实例中，屏蔽电压可施加到解码器的第二导电线，且第二导电线可耦合到邻近于经寻址存取线的存取线或耦合到与经寻址存取线分组在一起的存取线。在一些实例中，浮动电压可施加到既不邻近于经寻址存取线又不与经寻址存取线分组在一起的存取线(例如，与经寻址存取线处于同一叠组中的其它存取线，图2中未展示)。
48.图3说明根据本公开的实施例的支持单晶体管驱动器的3d存储器阵列的解码电路
系统的实例块布局。在图3中所描绘的实例中，本发明的存储器架构300包括分割成多个子阵列的作用存储器阵列302。在此实例中，存在四个子阵列304、306、308及310。因此，由朝向y轴的两个相对侧中的一者延伸的数字线320横跨的y1的长度等于两个子阵列在y方向上的长度。类似地，由朝向x轴的两个相对侧中的一者延伸的字线330横跨的x1的长度等于两个子阵列在x方向上的长度。
49.字线驱动器312可大致上位于作用阵列的占据面积内且靠近子阵列的外围。数字线驱动器314也可大致上位于作用阵列的占据面积内且靠近子阵列的外围。应理解，每一阴影区域包括可包含多个驱动器电路的区。在所说明的实施例中，平面图中的个别子阵列布局包括邻近子阵列的布局的“镜像”副本。即，在子阵列304中，字线驱动器312处于子阵列的左上方及右下方拐角中，且大体沿y方向沿边缘延伸以与在x方向上延伸的字线314连接。应注意，字线驱动器312耦合到字线的中心位置，所述字线跨越邻近子阵列之间的边界。数字线驱动器314处于子阵列304的右上方及左下方拐角中，且大体沿在x方向上延伸的边缘延伸以与在y方向上延伸的数字线320连接。
50.数字线驱动器314处于子阵列的右下方及左上方拐角中，且大体沿在x方向上延伸的边缘延伸以与在y方向上延伸的数字线330连接。应注意，数字线驱动器314耦合到数字线330的中心位置，所述数字线330跨越邻近子阵列之间的边界。在子阵列306中，字线驱动器312处于子阵列的左下方及右上方拐角中，且大体沿竖直边缘延伸以与水平延伸的字线连接。因此，在平面图中，驱动器的布局为邻近子阵列304及306之间的镜像。类似镜像处理在子阵列304及310之间、子阵列306及308之间以及子阵列310及308之间可见，如图3中所描绘。
51.在图3的阵列架构中，存储器阵列302的用于数字线320的插口互连区322及用于字线330的插口互连区332分别存在于数字驱动器314及字线驱动器312上方。应注意，插口区位于子阵列的边界处。通过将字线驱动器及数字线及插口区断裂成小段且使交替行中的线或线的组交错，如图3中所说明，字线及数字线可延伸穿过作用阵列302且穿过插口区。
52.目标或经寻址存储器单元305可位于经寻址数字线321与经寻址字线331的相交点处；经寻址数字线321及字线331通过用于数字线的相应驱动器314及用于字线的相应驱动器312解码及偏压。在存储器阵列302中，经寻址存取线(例如，经寻址字线331)具有邻近存取线(例如，字线330adj)。在以经寻址字线为目标的存取操作期间(例如，在脉冲阶段期间)，邻近存取线未经寻址且可经由相应驱动器偏压到屏蔽电压，所述驱动器在一些实施例中可为单晶体管驱动器。类似考虑因素可适用于数字线320，因此在脉冲阶段期间，邻近于经寻址数字线的未寻址数字线(未展示)可偏压到屏蔽电压(例如，接地电压)。
53.应注意，在图3中所描绘的实例中，邻近于经寻址字线331的未寻址字线330ajd通过所述图的左下方部分中的相应驱动器312解码及偏压，而经寻址字线通过所述图的右下方部分中的驱动器312解码及偏压。在其它实施例中，经寻址字线及邻近未经寻址字线(及/或数字线)的驱动器312可物理地彼此接近地定位，例如，在同一字线驱动器部分中(分别在同一数字线驱动器部分中)。同一驱动器部分还可包括其它未寻址字线(分别为数字线)的驱动器，其它未寻址字线与经寻址字线分组在一起或完全与其不相关。
54.其它未寻址存取线(数字线或字线，或两者)在存取操作期间可通过相应驱动器浮动，如下文将描述。存取线中的一些可分组，例如可共享解码信号，且在脉冲阶段期间经寻
址存取线的同一组中的未寻址存取线可偏压到屏蔽电压，例如接地电压。
55.存取线驱动器，例如字线驱动器312及/或数字线驱动器314，可包括单晶体管驱动器。每一单晶体管驱动器可经配置以：在空闲阶段期间将相应存取线驱动到放电电压，在作用阶段期间将存取线驱动到浮动电压，且在脉冲阶段期间将存取线驱动到读取/编程电压或屏蔽电压或浮动电压，如下文将详细描述。
56.图4说明根据本公开的实施例的用于存储器装置的单晶体管驱动器的实例。单晶体管驱动器400可为n沟道型晶体管，且其可包括耦合到信号线lx1的栅极节点470、耦合到信号线lx2的漏极节点480、在电压主体处经偏压的主体节点499，及耦合到存取线xpl的源极节点490。存取线xpl的电压可基于单晶体管驱动器400的其它节点的解码及偏压而确定。在一些实施例中，单晶体管驱动器可为n型cmos晶体管；在一些实施例中，单晶体管驱动器可为n型finfet晶体管；在一些实施例中，单晶体管驱动器可为n型竖直薄膜晶体管(tft)；在又其它实施例中，单晶体管驱动器可为通过先前技术中的任一者获得的p型(例如，p沟道)晶体管。其它类型的晶体管也为可能的。
57.单晶体管驱动器400适合于在存储器装置100的操作阶段中的任一者期间将存取线(例如，图1及2中的字线110及/或数字线115或图3中的字线330及/或数字线320)驱动到所要电压。举例来说，驱动器400可并入图1的行解码器120中及/或列解码器130中，或图3的字线驱动器312及/或数字线驱动器314中。存储器装置，例如图1中的存储器装置100，可在不同状态或阶段中操作；可能的操作阶段为：空闲阶段、作用阶段及脉冲阶段。
58.单晶体管驱动器400可经配置以：在空闲阶段期间将存取线490(xpl)驱动到放电电压，在作用阶段期间将存取线490(xpl)驱动到浮动电压，且在脉冲阶段期间将经寻址存取线490(xpl)驱动到存取电压(例如，读取/编程电压)。单晶体管400经配置以在脉冲阶段期间将物理地邻近于地址存取线(由不同单晶体管驱动器驱动)的未寻址存取线490驱动到屏蔽电压。单晶体管400经配置以在脉冲阶段期间将与经寻址存取线(由与存取线490共享例如共同栅极信号线的不同单晶体管驱动器驱动)分组在一起的未寻址存取线490驱动到屏蔽电压。单晶体管400经配置以在脉冲阶段期间将与经寻址存取线(由与存取线490共享例如共同栅极信号线的不同单晶体管驱动器驱动)分组在一起的未寻址存取线490驱动到屏蔽电压。
59.在一些实例中，放电电压可为接地电压(例如，0v)。浮动电压可为未偏压的电压；浮动电压可相对于上一偏压电压保持大致上不变。在一些情况下，浮动电压可通过可电容耦合到浮动节点的周围线及节点的电压而略微修改。存取电压可为正编程电压(例如，+3.1v)或负编程电压(例如，-3.1v)。在一些实例中，屏蔽电压可为接地电压(例如，0v)。
60.以上电压值可为例如在使用分离电压方法时存储器单元105、205、305的存取电压的实例。在分离电压方法中，施加到存储器单元的总电压(例如，耦合到存储器单元的数字线及字线之间的电压降)可通过数字线及字线上的相应电压的任何方便组合而获得。在一些情况下，总电压可分成振幅大致上相同但极性相反的两个部分；因此，例如，可在一个节点处施加+3.1v且同时在另一节点处施加-3.1v而获得6.2v的编程/读取电压。存储器架构可以此处公开的单晶体管驱动器驱动数字线且驱动字线为特征。在以下描述中，仅参考一个存取线驱动器(例如，字线驱动器或数字线驱动器)，应理解，相同或类似解决方案可实施到另一存取线驱动器(例如，数字线驱动器或字线驱动器)。以上电压值仅为指示性的，且即
使以不同值为目标，但单晶体管驱动器400的操作基本上不变。
61.一般来说，单晶体管驱动器400经配置以至少部分地基于由晶体管的栅极节点470处的信号线lx1提供的电压而将在其漏极节点480处由信号线lx2提供的电压传送到耦合到其源极节点490的存取线xpl。在一些实例中，主体节点499电压可经由信号线主体保持在适当恒定电压(例如，适合于避免晶体管400中的任何结的正向偏压的电压)处；例如，保持在值-3.1v处。
62.基于分别经由控制信号线lx1及lx2施加的栅极470及漏极480节点电压，在下文表i中报告不同阶段期间耦合到单晶体管驱动器400的源极节点490的存取线xpl的实例偏压条件。在表i中报告的实例中，假定主体节点电压在所有阶段期间处于恒定值-3.1v。在不脱离本发明的范围的情况下，不同电压可经由控制信号线lx1及lx2施加到单晶体管驱动器400。
[0063][0064]
表i
[0065]
单晶体管驱动器400经配置以使得晶体管的节点在空闲、作用及脉冲阶段中的任一者期间分别偏压到具有不超出可靠性晶体管评级的差异的电压的方式操作。换句话说，例如栅极节点470与漏极节点480之间的电压差在操作阶段中的任一者期间从未超出晶体管的最大可靠性评级。类似地，栅极到主体(470到499)、栅极到源极(470到490)、漏极到主
体(480到499)、漏极到源极(480到490)及源极到主体(490到499)电压差在每一及所有操作阶段(例如，空闲、作用及/或脉冲阶段期间在相应最大可靠性评级内。
[0066]
如上文所描述，例如，参考表i中所报告的偏压条件，单晶体管驱动器400可在存储器装置100的任何操作阶段期间将耦合到其的存取线xpl驱动到任何所要电压。单晶体管驱动器400可分组成组以共享一或多个控制信号线，如以下图式中所描绘。
[0067]
图5说明根据本公开的实施例的在存储器装置中将单晶体管驱动器分组的实例。多个单晶体管驱动器500《0》
…
500《n》可分组成共享一或多个控制信号线的组500。在所描绘的实例中，第一单晶体管驱动器500《0》经配置以至少部分地基于晶体管500《0》的栅极节点570《0》处的电压而将在其漏极节点580《0》处由信号线lx2《0》提供的电压传送到耦合到其源极节点590《0》的存取线xpl《0》。第二单晶体管驱动器500《n》经配置以至少部分地基于晶体管500《n》的栅极节点570《n》处的电压而将在其漏极节点580《n》处由信号线lx2《n》提供的电压传送到耦合到其源极节点590《n》的存取线xpl《n》。第一晶体管500《0》的栅极节点570《0》及第二晶体管500《n》的栅极节点570《n》可彼此耦合且由共同控制信号线571lx《i》驱动。在一些实例中，相应晶体管的主体节点599《0》及599《n》可为共同节点主体。其它单晶体管驱动器(未展示)可耦合到共同控制信号线571lx1《i》，其可为偶数信号线(例如，耦合到晶体管驱动器500《0》
…
500《n》)的偶数组500)。
[0068]
存储器装置100可包括按偶数组500组织的多个偶数驱动器，每一驱动器500《0》
…
500《n》耦合到相应偶数存取线590《0》
…
590《n》(xpl《0》
…
xpl《n》)，及按奇数组组织的多个奇数驱动器(未展示)，每一驱动器耦合到相应奇数存取线591《0》
…
591《n》。在一些实例中，偶数590《0》
…
590《n》及奇数591《0》
…
591《n》存取线可在存储器装置100的阵列102中交替。参考图5及1，偶数存取线590《0》
…
590《n》(xpl《0》
…
xpl《n》)可为字线wl_2(或替代地，数字线bl_2)的实例，且奇数存取线591《0》
…
591《n》可为物理地邻近于偶数存取线的字线wl_1(或替代地，数字线bl_1)的实例。偶数及奇数存取线可为存储器装置100或200的同一叠组(例如，图2中的下部叠组205或上部叠组210)中的存取线。单晶体管驱动器可为存储器阵列302的字线驱动器312及/或数字线驱动器312的实例，如参考图3所描述。
[0069]
图6至11说明单晶体管驱动器在存储器装置的操作的不同阶段期间的实例配置。在一些实例中，单晶体管驱动器可对应于如参考图4所描述的单晶体管驱动器，且其可如参考图5所说明而分组。
[0070]
图6说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的空闲阶段期间的实例配置。存储器阵列600的一部分(其可为存储器阵列102、200及/或302的n实例)包括多个偶数驱动器601e及多个奇数驱动器601o。在一些实例中，驱动器601e及601o可位于存储器阵列下。尽管偶数601e及奇数601o驱动器以与图3中所描绘的不同部分312及314中的驱动器类似的方式描绘为彼此远离，但在一些实施例中，偶数601e及奇数601o驱动器可在同一驱动器区中实现。
[0071]
每一多个偶数/奇数驱动器可按单晶体管驱动器602的组604来组织，所述组604可为上文参考图4及5所描述的单晶体管驱动器500《0》
…
500《n》及/或400的组500的实例。
[0072]
单晶体管驱动器的栅极节点耦合到相应(偶数/奇数)控制信号线671o及671e。多个单晶体管驱动器可经分组，且相应栅极节点可耦合到同一栅极控制信号线；举例来说，这
针对包含一对单晶体管驱动器的组604而描绘，单晶体管驱动器的栅极节点由命名为l1e《1》的信号671e驱动，所述信号671e可对应于用于图5中的组500的共同信号571lx1《i》，可如上文所描述分组不同数目个晶体管驱动器。
[0073]
单晶体管驱动器的漏极节点以与如参考图4及5中的控制信号线lx2所描述类似的方式耦合到相应(偶数/奇数)控制信号线l2e《0》
…
l2e《1》及l2o《0》
…
l2o《1》。
[0074]
每一单晶体管驱动器耦合到相应(偶数/奇数)存取线690e及690o，所述存取线可图1至5中的存取线xpl及/或110、115及/或320、330的实例。偶数690e及奇数690o存取线可交替，使得偶数存取线始终物理地邻近于存储器阵列叠组中的奇数存取线，或反之亦然。其它安置是可能的。
[0075]
在空闲阶段期间，栅极及漏极控制信号线可如图6中所描绘及上文表i的对应行中所概述而偏压。放电电压，例如接地电压，可施加到每一及所有存取线690。存储器阵列中的存储器单元因此经受空干扰且阵列中不存在消耗。此所要结果可通过将通过门电压(例如，+1.5v)施加到栅极控制信号线671e及671o且通过将放电电压(例如，0v)施加到漏极控制信号线l2e及l2o来实现。主体节点电压可保持在例如-3.1v的恒定电压下。
[0076]
图7说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的作用阶段期间的实例配置。图7中的元件对应于图6中的等效元件，且描述将不重复；应注意，对应元件具有与对准到对应图号的编号中的第一数字相同的标记(例如，图6中的存取线690e及690o在图7中分别标记为790e及790o)。
[0077]
在作用阶段期间，栅极及漏极控制信号线可如图7中所描绘及上文表i的对应行中所概述而偏压。浮动电压，例如未偏压电压，可施加到每一及所有存取线790。存储器阵列中的存储器单元因此经受空干扰且阵列中不存在消耗。此所要结果可通过将禁止门电压(例如，-3.1v)施加到栅极控制信号线771e及771o且通过将接地电压(例如，0v)施加到漏极控制信号线l2e及l2o来实现。主体节点电压可保持在例如-3.1v的恒定电压下。
[0078]
图8说明根据本公开的实施例的在脉冲阶段期间且更特定地在支持单晶体管驱动器的存储器装置的正读取/编程操作期间的实例配置。图8中的元件对应于图6及7中的等效元件且描述将不重复；采用相同标记惯例(例如，相对于对应元件)。
[0079]
在脉冲阶段期间，栅极及漏极控制信号线可如图8中所描绘及上文表i的对应行中所概述而偏压。经寻址存取线及未寻址存取线需要不同偏压条件，所述偏压条件又并不全部偏压到相同电压；因此，表i中的对应行必须视为基于单晶体管驱动器相对于经寻址线(例如，读取/编程脉冲所施加到的存取线)所耦合到的存取线，如表i的第二列中所指示。
[0080]
正读取/编程电压(例如，+3.1v)可通过将通过门电压(例如，+4.5v)施加到命名为l1e《1》的栅极控制信号线871e且通过将所要正读取/编程电压(+3.1v)施加到漏极控制信号线l2e《0》而施加到经寻址存取线890《0》(表i中的线路脉冲-读取/编程正-经寻址)。耦合到经寻址存取线890《0》的单晶体管驱动器可在组804中且其可与其它单晶体管驱动器共享一些控制信号；例如，栅极控制信号线l1e《1》对于组804中的至少另一单晶体管驱动器为共同的，且漏极控制信号线l2e《0》还耦合到多个偶数驱动器801e的不同组中的其它单晶体管驱动器的漏极节点。将在下文详细描述这些共同信号的管理及处置。
[0081]
屏蔽电压，例如接地电压，可通过将通过门电压(例如，+1.5v)施加到命名为l1o《1》的栅极控制信号线871o且通过将所要屏蔽电压(例如，0v)施加到漏极控制信号线l2o《0》
及/或l2o《1》而施加到物理地邻近于经寻址存取线890《0》的一或多个存取线890adj(表i中的线路脉冲-读取/编程正-邻近于)。当经寻址存取线890《0》在两侧上具有耦合到单晶体管驱动器的分组在一起的邻近存取线890adj(例如，两者皆由同一栅极控制信号线l1o《1》驱动)时，如在所描绘实例中，足以驱动共同共享栅极控制信号线(例如，l1o《1》)栅极导通电压(例如，1.5v)以屏蔽或接地邻近存取线890adj两者。下文将参考图10论述不同配置。
[0082]
屏蔽电压，例如接地电压，可通过将共享通过门电压(例如，+4.5v)施加到命名为l1e《1》的栅极控制信号线871e且通过将所要屏蔽电压(例如，0v)施加到漏极控制信号线l2e《1》而施加到与经寻址存取线890《0》分组在同一组804中的一或多个存取线890《1》(表i中的线路脉冲-读取/编程正-分组在一起)。
[0083]
浮动电压，例如未加偏压电压，可施加到与经寻址存取线890《0》不相关的一或多个存取线890unrel；不相关存取线890unrel包括耦合到在与经寻址驱动器不同的组中的多个801e中的单晶体管驱动器的存取线及/或耦合到在与用于将邻近存取线偏压到屏蔽电压的驱动器不同的组中的多个801o中的单晶体管驱动器的存取线。不相关存取线890unrel可通过将禁止门电压(例如，-3.1v)施加到命名为l1e《0》、l1e《2》、l1o《0》及l1o《2》的栅极控制信号线871e而偏压到浮动电压；这将防止将耦合到对应驱动器的存取线偏压到任何电压，例如，使其浮动，而无关于驱动器的漏极节点处的电压(对于偶数驱动器为+3.1v或对于奇数驱动器为接地)(表i中的线路脉冲-读取/编程正-不相关)。
[0084]
在所有阶段中，主体节点电压可保持在例如-3.1v的恒定电压下。在不脱离本发明的范围的情况下，可使用用于控制信号、主体及存取线的不同电压值。
[0085]
图9说明根据本公开的实施例的在脉冲阶段期间且更特定地在支持单晶体管驱动器的存储器装置的负读取/编程阶段期间的实例配置。图9中的元件对应于图6至8中的等效元件且描述将不重复；采用相同标记惯例(例如，相对于对应元件)。
[0086]
图9与图8不同之处仅在于经寻址存取线990《0》上的所要读取/编程电压为负(例如，-3.1v)而非为正(例如，+3.1v)。因此，漏极控制信号线l2e《0》可经偏压到负读取/编程电压(例如-3.1v)，且其可通过将通过门电压(例如，+1.5v)施加到命名为l1e《1》的栅极控制信号线971e(表i中的线路脉冲-读取/编程负-经寻址)而传送。
[0087]
屏蔽电压，例如接地电压，可通过施加上文相对于正电压读取/编程脉冲阶段描述的相同电压而施加到物理地邻近于经寻址存取线990《0》的一或多个存取线990adj，所述电压在此为简洁起见将不重复(表i中的线路脉冲-读取/编程负-邻近于)。
[0088]
屏蔽电压，例如接地电压，可通过将共享通过门电压(例如，+1.5v)施加到命名为l1e《1》的栅极控制信号线971e且通过将所要屏蔽电压(例如，0v)施加到漏极控制信号线l2e《1》而施加到与经寻址存取线990《0》分组在同一组904中的一或多个存取线990《1》(表i中的线脉冲-读取/编程正-分组在一起)。
[0089]
浮动电压，例如未加偏压电压，可施加到与经寻址存取线990《0》不相关的一或多个存取线990unrel。使不相关存取线990unrel浮动的偏压条件与上文针对参考图8描述的对应不相关存取线890unrel所描述的那些条件相同或至少类似，且为简洁起见将不在此处重复(表i中的线路脉冲-读取/编程负-不相关)。
[0090]
在所有阶段中，主体节点电压可保持在例如-3.1v的恒定电压下。在不脱离本发明的范围的情况下，可使用用于控制信号、主体及存取线的不同电压值。
[0091]
图10说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的正读取/编程阶段期间的另一实例配置。图10中的元件对应于图6至9中的等效元件且描述将不重复；采用相同标记惯例(例如，相对于对应元件)。
[0092]
图10中所描绘的配置类似于图8中所描绘的配置；然而，图10中的经寻址存取线1090《1》耦合到组1004e中的单晶体管驱动器，耦合到同一组的另一单晶体管驱动器还耦合到未寻址存取线1090《0》。由于目标存取线或经寻址存取线与先前实例(要求参考图8)不同，所以栅极l1e《1》及漏极l2e《1》控制信号的解码及偏压电压在脉冲阶段期间可不同。通过特定参考正读取/编程操作，读取/编程电压(例如，+3.1v)可通过将通过门电压(例如，+4.5v)施加到栅极控制信号线l1e《1》且将正读取/编程电压(例如，+3.1v)施加到漏极控制信号线l2e《1》而施加到经寻址存取线1090《1》(表i中的线路脉冲-读取/编程正-经寻址)。
[0093]
目标或经寻址存取线1090《1》物理地邻近耦合到属于驱动器1001o的两个不同组1004o的单晶体管驱动器的存取线1090adj。换句话说，与经寻址存取线890《0》相反，经寻址存取线1090《1》未进入同一组的邻近存取线890adj之间，而是位于两个组1004o的邻近存取线1090adj之间的边界处。因此，屏蔽电压，例如接地电压，可通过将通过门电压(例如，+1.5v)施加到命名为l1o《1》的栅极控制信号线1071o及命名为l1o《2》的栅极控制信号线(例如，施加到耦合到经寻址存取线1090《1》毗邻的两个组的栅极控制信号线)且通过将所要屏蔽电压(例如，0v)施加到漏极控制信号线l2o《0》及/或l2o《1》而施加到物理地邻近于经寻址存取线890《0》的一或多个存取线890adj(表i中的线路脉冲-读取/编程正-邻近于)。
[0094]
其它偏压条件，例如对于耦合到同一经寻址组1004e中的单晶体管驱动器的两个未寻址存取线1090《0》及不相关存取线1090unrel(由偶数1001e或奇数1001o驱动器驱动)，相对于参考图8所描述的偏压条件不变，且为简洁起见将不在此处重复。在任何情况下，其描绘于图10中且概述于表i的对应线路脉冲-读取/编程正-分组在一起(直到未寻址存取线1090《0》)及脉冲-读取/编程正-不相关(直到不相关存取线1090unrel)中。对于所有单一驱动器晶体管，在脉冲阶段期间，主体节点电压可保持在例如-3.1v的恒定电压下。在不脱离本发明的范围的情况下，可使用用于控制信号、主体及存取线的不同电压值。
[0095]
图11说明根据本公开的实施例的在支持单晶体管驱动器的存储器装置的负读取/编程阶段期间的另一实例配置。图11中的元件对应于图6至10中的等效元件且描述将不重复；采用相同标记惯例(例如，相对于对应元件)。
[0096]
图11中所描绘的配置类似于图9中所描绘的配置；然而，图11中的经寻址存取线1190《1》耦合到组1104e中的单晶体管驱动器，耦合到同一组的另一单晶体管驱动器还耦合到未寻址存取线1190《0》。由于目标存取线或经寻址存取线与先前实例(要求参考图9)不同，所以栅极l1e《1》及漏极l2e《1》控制信号的解码及偏压电压在脉冲阶段期间可不同。通过特定参考负读取/编程操作，读取/编程电压(例如，-3.1v)可通过将通过门电压(例如，+1.5v)施加到栅极控制信号线l1e《1》且将负读取/编程电压(例如，-3.1v)施加到漏极控制信号线l2e《1》而施加到经寻址存取线1090《1》(表i中的线路脉冲-读取/编程负-经寻址)。
[0097]
目标或经寻址存取线1190《1》物理地邻近耦合到属于驱动器1101o的两个不同组1104o的单晶体管驱动器的存取线1190adj。换句话说，与经寻址存取线990《0》相反，经寻址存取线1190《1》未进入同一组的邻近存取线990adj之间，而是位于两个组1104o的邻
近存取线1190adj之间的边界处。因此，屏蔽电压，例如接地电压，可通过将通过门电压(例如，+1.5v)施加到命名为l1o《1》的栅极控制信号线1171o及命名为l1o《2》的栅极控制信号线(例如，施加到耦合到经寻址存取线1190《1》毗邻的两个组的栅极控制信号线)且通过将所要屏蔽电压(例如，0v)施加到漏极控制信号线l2o《0》及/或l2o《1》而施加到物理地邻近于经寻址存取线1190《0》的一或多个存取线1190adj(表i中的线路脉冲-读取/编程负-邻近于)。
[0098]
其它偏压条件，例如对于耦合到同一经寻址组1104e中的单晶体管驱动器的两个未寻址存取线1190《0》及不相关存取线1190unrel(由偶数1101e或奇数1101o驱动器驱动)，相对于参考图9所描述的偏压条件不变，且为简洁起见将不在此处重复。在任何情况下，其描绘于图11中且概述于表i的对应线路脉冲-读取/编程负-分组在一起(直到未寻址存取线1190《0》)及脉冲-读取/编程负-不相关(直到不相关存取线1190unrel)中。对于所有单一驱动器晶体管，在脉冲阶段期间，主体节点电压可保持在例如-3.1v的恒定电压下。在不脱离本发明的范围的情况下，可使用用于控制信号、主体及存取线的不同电压值。
[0099]
以上描述说明所公开的解决方案的若干方面。在一些实例中，存储器装置可包括：存储器单元，其位于存储器阵列的存取线的交叉点处；第一偶数单晶体管驱动器，其经配置以：在空闲阶段期间将第一偶数存取线驱动到放电电压(例如，接地电压)，在作用阶段期间将第一偶数存取线驱动到浮动电压(例如，未加偏压电压)，且在脉冲阶段期间将第一偶数存取线驱动到读取/编程电压(例如，+3.1v或-3.1v)；存储器装置还可包括第一奇数单晶体管驱动器，所述第一奇数单晶体管驱动器经配置以在空闲阶段期间将第一奇数存取线驱动到放电电压，所述第一奇数存取线物理地邻近于第一偶数存取线，在作用阶段期间将第一奇数存取线驱动到浮动电压，且在脉冲阶段期间将第一奇数存取线驱动到屏蔽电压(例如，接地电压)。
[0100]
在一些实施例中，第一偶数/奇数单晶体管驱动器具有耦合到偶数/奇数组栅极驱动线的相应栅极及耦合到第一偶数/奇数漏极驱动线的漏极；存储器装置可进一步包括具有耦合到偶数/奇数组栅极驱动线的栅极以及耦合到第二偶数/奇数漏极驱动线的漏极的相应第二偶数/奇数单晶体管驱动器，所述驱动器经配置以：在空闲阶段期间将第二偶数/奇数存取线驱动到放电电压(例如，0v)，在作用阶段期间将第二偶数/奇数存取线驱动到浮动电压，且在脉冲阶段期间将第二偶数/奇数存取线驱动到屏蔽电压(例如，0v)，所述第二奇数存取线物理地邻近于所述第一偶数存取线。
[0101]
在一些实施例中，存储器装置可包括按偶数/奇数组组织的相应多个偶数/奇数驱动器，每一驱动器耦合到相应偶数/奇数存取线，第一偶数/奇数单晶体管驱动器在多个偶数/奇数驱动器的第一组中，其中相应偶数存取线及相应奇数存取线在存储器装置的叠组中交替。第一偶数存取线可物理地邻近于耦合到多个奇数驱动器的第一组或第二组中的第二奇数单晶体管驱动器的相应奇数存取线。存储器装置可进一步包括多个偶数驱动器的第二组及多个奇数驱动器的第二组，偶数及奇数驱动器的第二组经配置以在作用阶段期间及第一偶数存取线的脉冲阶段期间将相应偶数及奇数存取线驱动到浮动电压。
[0102]
在一些实施例中，第一偶数单晶体管驱动器及第一奇数单晶体管驱动器处于存储器阵列下。第一偶数单晶体管驱动器及第一奇数单晶体管驱动器可各自包括cmos晶体管、
finfet晶体管或竖直tft晶体管中的一者。第一偶数单晶体管驱动器包括晶体管节点，且存储器装置可进一步包括控制器，所述控制器经配置以在空闲、作用及脉冲阶段中的任一者期间将晶体管节点驱动到不超出可靠性晶体管评级的电压差。
[0103]
现参考图12至14就用以操作存储器装置的相图及方法来描述存储器装置的操作。
[0104]
图12说明根据本公开的实施例的支持单晶体管驱动器的存储器装置的相图。相图1200包括空闲阶段1201、作用阶段1202及脉冲阶段1203；可存在其它阶段(未展示)。
[0105]
空闲阶段1201可为在此期间存储器装置处于低消耗状态(例如备用状态)的阶段。可在空闲阶段1201期间接收命令(例如，例如读取或编程命令的存取命令)以供存储器装置执行；可在空闲阶段期间接收其它命令。举例来说，在空闲阶段1201期间，需要将存储器阵列中的所有存取线(例如，参考图1、3及6至11的存取线110及115、320及330、690至1190)保持在放电电压，例如接地电压下。举例来说，此所要结果可通过控制如上文参考图6所描述的单晶体管驱动器而获得。
[0106]
作用阶段1202可为在此期间存储器装置准备好接收及/或执行命令的阶段；举例来说，例如读取或程序指令的存取命令可在作用阶段1202期间接收以供存储器装置执行。其它命令可在作用阶段期间经接收。举例来说，在作用阶段1202期间，需要将存储器阵列中的所有存取线(例如，参考图1、3及6至11的存取线110及115、320及330、690至1190)保持在浮动电压下；所有存取线可绝缘且未加偏压。举例来说，此所要结果可通过控制如上文参考图7所描述的单晶体管驱动器而获得。
[0107]
脉冲阶段1203可为在此期间存储器装置执行命令的阶段；例如，存取命令，例如读取或程序指令。在脉冲阶段1203期间，所要读取/编程电压(例如，+3.1v或-3.1v)可施加到目标或经寻址存取线，且物理地邻近于经寻址存取线的存取线(例如，图8至11中的存取线890adj至1190adj)可经偏压到屏蔽电压(例如，接地电压)；此外，还需要不相关存取线(例如，图8至11中的存取线890unrel至1190unrel)保持为浮动。举例来说，此所要结果可通过控制如上文参考图8至11所描述的单晶体管驱动器而获得。应注意，可使用任何特定读取/编程脉冲形状；例如，可在脉冲阶段期间施加斜坡脉冲或阶梯脉冲，或具有不同极性及/或不同电压值的脉冲。
[0108]
如图12中所描述，可发生从不同阶段的转变。
[0109]
举例来说，当存储器装置处于空闲阶段时，从空闲阶段1201到作用阶段1202的转变可基于接收到命令(例如第一r/w命令)而发生，所述命令可为存取(例如，读取/编程)命令。从空闲到作用阶段的此转变在图12中指示为1。作为空闲到作用转变1的结果，最初接地的所有存取线浮动。另外，基于空闲到作用阶段转变1，存取计数器经重设且计时器激活。存取计数器为经配置以将多个存取操作存储于存储器装置中或存储器装置的一部分中的计数器，举例来说，存储器装置的一部分为例如存储体、分割区、图像块、页等。在一些实施例中，可存在多个计数器，每一计数器与存储器装置的相应部分(存储体、分割区、图像块、页等)相关联。所有计数器可在空闲到作用转变1上经重设。在一些实施例中，计时器可跟踪从上一空闲到作用转变时间到当前时间的流逝时间。
[0110]
在空闲到作用转变1之后，存储器装置处于作用阶段。为了完成所接收命令的执行，在空闲到作用转变1之后，可发生作用到脉冲转变(在图12中也指示为1)。作为作用到脉冲转变1的结果，目标或经寻址线耦合到读取/编程脉冲产生电路系统，物理地邻近于经寻
址存取线或分组到其的存取线耦合到屏蔽电压产生电路系统，且不相关存取线保持浮动。如下文所解释，作用到脉冲转变1被允许高达计数阈值(例如，高达k个读取/编程操作)或直到经过如通过计时器确定的时间段。
[0111]
在作用到脉冲转变1之后，可施加处于脉冲阶段的存储器装置及读取/编程脉冲以执行命令。基于施加读取/编程脉冲的完成，经寻址存取线可接地，且脉冲到作用转变2可发生。作为脉冲到作用转变2的结果，阵列中的所有存取线浮动。基于作用到脉冲转变1，相关存取计数器(例如，唯一计数器及/或与经寻址的存储体、分割区、图像块、页等相关联的计数器)增加。
[0112]
当处于作用阶段1202，例如等待新读取/编程命令时，更新计时器(例如，增加时间-驱动计数器)。此作用到作用转变在图12中指示为3。当处于作用阶段1202时，可检查存取计数器是否具有或尚未超出存取阈值(例如，对相关存储器部分的k存取操作)。如果检查导致存取计数器满足或超出阈值，那么进行作用到空闲转变，由图12中的4指示。当处于作用阶段1202时，可检查计时器是否已超出时间阈值(例如，从上一空闲到作用转变1起已经过预定义时段)。如果检查导致存取计数器满足或超出阈值，那么进行作用到空闲转变4。对存取计数器的检查及对计时器的检查中的一者或两者可发生；其个别地或组合地意在避免存储器装置在过多数目个存取操作之后或在过长时间段内保持在作用阶段中，其可各自或组合地在其它使浮动存取线上诱发可能的电压漂移。作为作用到空闲转变4的结果，存储器阵列中的所有存取线经偏压到放电电压(例如，接地电压)，因此周期性地刷新阵列的安全偏压条件。
[0113]
当处于作用阶段1202时，可接收到新命令，例如例如读取/编程命令的存取命令。基于接收到命令，作用到脉冲转变1可直接发生，且读取/编程脉冲可如上文所描述而施加。
[0114]
在所有情况下，从由所有存取线浮动表征的作用阶段1202进入脉冲阶段1203(及对应读取/编程脉冲)。因此，获得相当大的能源节省，这是因为除了邻近于经寻址存取线的存取线，并不需要对经偏压到屏蔽电压(例如，接地或0v)的未寻址存取线充电或放电，以避免在浮动线上诱发干扰。当命令未经接收或未在预定义时间段内经接收时，存储器装置通常可处于空闲阶段1201，且其可处于作用阶段1202，直到在上一空闲到作用转变1发生之后过去所述时间段及/或满足或超过存取计数的阈值为止。
[0115]
图13说明根据本公开的实施例的用于支持单晶体管驱动器的存储器装置的方法的流程图。方法1300包括在图13的图示中已按空闲阶段1301、作用阶段1302及脉冲阶段1303分组的多个步骤，以及可在从以上阶段中的一者到另一者的转变期间进行的其它步骤。方法1300可包括其它阶段及/或步骤(未展示)。在一些实例中，方法1300可由存储器装置100使用如上文参考图1、4及6至11所描述的单晶体管驱动器400、601e/601o至1101e/1101o实施，且有可能经配置以根据图12中所描述的相图的描述而操作。
[0116]
当存储器装置处于所有存取线接地的空闲阶段1301且等待存取命令(例如，读取/编程r/w命令)时，方法1300可在步骤1310处开始。存储器装置保持在步骤1310处(分支n)，直到在步骤1315处命令经接收及锁存。
[0117]
在步骤1325处，存储器装置处于其中所有存取线浮动的作用阶段1302，且基于所接收的r/w命令，当在脉冲阶段1303期间选择存取线(例如，字线及数字线)时，方法1300继续到步骤1330。在步骤1335处，执行读取或编程(例如，将读取或编程脉冲施加到经寻址存
取线)，且在步骤1340处，取消选择字线wl及数字线dl(例如，经寻址存取线接地且接着使所有存取线(包含邻近于经寻址存取线或与经寻址存取线分组在一起的存取线)浮动)。
[0118]
当存取计数器增加时，方法1300可在步骤1345处继续。当对照阈值检查存取计数器时，存储器装置可在步骤1350处返回到作用阶段1302。如果计数器满足或超过阈值(分支y)，那么方法1300可在步骤1365处继续；如果相反，并不满足或超过阈值(分支n)，那么在步骤1355处进行超时检查(例如，通过使用计时器测量从上一空闲到作用转变起经过的时间)。在超时(分支y)的情况下，方法1300在步骤1365处继续；在无超时(分支n)的情况下，存储器装置等待将在步骤1360处接收的新命令，经由1355处的超时检查及1360处的命令接收迭代(分支)，直到满足退出条件为止。当接收到可为例如读取/编程命令的存取命令时(1360的分支y)，方法1300在上文已描述的步骤1325及1330处继续(导致读取/编程脉冲在脉冲阶段1303期间的施加且返回到作用阶段1302)。
[0119]
当方法1300到达步骤1365时(例如，由于存取计数器在步骤1350处满足或超过阈值，分支y，或在步骤1355处超时的情况下，分支y)，字线wl及数字线dl解码器经配置以按空闲阶段1301期间的情况将所有存取线偏压到放电电压(例如，接地电压)。步骤1370仅将图13中的图重新连接到起始步骤1310。
[0120]
图14说明根据本公开的实施例的用于支持单晶体管驱动器的存储器装置的方法的框图。方法1400包括可与空闲阶段1401相关联的一些步骤，例如步骤1410及1415，可与作用阶段1402相关联的一些步骤，例如步骤1420及1425，可与脉冲阶段1403相关联的一些步骤，例如步骤1430及1435。空闲1401、作用1402及脉冲1403阶段可为参考图12及13描述的空闲1201、1301、作用1202、1302及脉冲1203、1303阶段及/或图6、7及8至11中分别描述的空闲、作用及脉冲阶段的实例。在一些实施例中，方法1400可实施于存储器装置，例如图1的存储器装置100中。在一些实例中，方法1400可依赖于单晶体管驱动器，例如图4的单晶体管驱动器400；在一些实施例中，单晶体管驱动器可分组成组500、604及804至1104，如上文参考图5至11所描述。
[0121]
方法1400可包括在步骤1410处，经由偶数单晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压。在一些实施例中，放电电压可为接地电压，例如其可为0v。
[0122]
方法1400可包括在步骤1415处，经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到放电电压。在一些实施例中，可经由相应单晶体管驱动器将额外存取线(例如，除偶数存取线及邻近于偶数存取线的奇数存取线以外的更多存取线)驱动到放电电压。在一些情况下，存储器阵列的所有存取线可在例如空闲阶段1401期间放电或接地。
[0123]
方法1400可包括在步骤1420处，经由偶数单晶体管驱动器将偶数存取线驱动到浮动电压。在一些实施例中，浮动电压可为未加偏压电压，例如浮动电压可大致上保持不变，直到施加偏压电压为止。
[0124]
方法1400可包括在步骤1425处，经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到浮动电压。在一些实施例中，可经由相应单晶体管驱动器将额外存取线(例如，除偶数存取线及邻近于偶数存取线的奇数存取线以外的更多存取线)驱动到浮动电压。在一些情况下，存储器阵列的所有存取线可在例如作用阶段1402期间浮动。
[0125]
方法1400可包括在步骤1430处，经由偶数单晶体管驱动器将偶数存取线驱动到读取/编程电压。在一些实施例中，读取/编程电压可为正读取/编程电压(例如，+3.1v)。在一
些实施例中，读取/编程电压可为负读取/编程电压(例如，-3.1v)。
[0126]
方法1400可包括在步骤1435处，经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到屏蔽电压。在一些实施例中，屏蔽电压可为接地电压，例如其可为0v。在一些实施例中，与偶数存取线分组在一起的其它存取线可经由相应单晶体管驱动器驱动到屏蔽电压，及/或与(经寻址的)偶数存取线不相关的其它存取线可经由相应单晶体管驱动器驱动到浮动电压，例如在脉冲阶段1403期间。
[0127]
在一些实施例中，方法1400可进一步包括(图14的流程图中未说明)经由耦合到驱动器中的相应单晶体管的相应漏极节点的漏极驱动线选择性地将放电电压、读取/写入电压及/或屏蔽电压提供到偶数及奇数单晶体管驱动器。另外，方法1400可进一步包括经由耦合到驱动器中的相应单晶体管的相应栅极节点的栅极驱动线选择性地将栅极控制信号提供到偶数及奇数单晶体管驱动器。在一些情况下，选择性地提供栅极控制信号包括将栅极控制信号并行地提供到偶数或奇数单晶体管驱动器的组且选择性地提供放电电压，读取/写入电压及/或屏蔽电压包括将放电电压、读取/写入电压及/或屏蔽电压中的每一者并行地提供到不同组中的多个偶数或奇数单晶体管驱动器。
[0128]
提供放电电压、读取/写入电压及/或屏蔽电压及提供栅极控制信号可包括在空闲、作用及脉冲阶段中的任一者期间将晶体管节点偏压到未超出可靠性晶体管评级的电压差。
[0129]
在一些实施例中，方法1400可包括接收存取命令，所述存取命令可为到阵列的存储器部分(例如，存储体、分割区、图像块、页等或作为整体的存储器阵列)的读取或写入命令中的一者，且如果处于空闲阶段，那么基于接收到读取或写入命令而将存储器部分从空闲阶段转变为作用阶段，且接着将存储器部分从作用阶段转变为脉冲阶段；如果处于作用阶段，那么基于接收到读取或写入命令而将存储器部分从作用阶段转变为脉冲阶段，从而在存储器部分中执行脉冲阶段，基于所述执行而增加读取/编程计数器且将存储器部分返回到作用阶段，并且基于读取/编程计数器及/或时间计数器不满足相应阈值而将存储器部分维持在作用阶段中，或基于读取/编程计数器或时间计数器满足相应阈值而将存储器部分返回到空闲阶段。
[0130]
在方法1400中，基于所述执行而将存储器部分返回到作用阶段可包括在将偶数存取线驱动到读取/编程电压之后将偶数存取线驱动到放电电压。另外或替代地，将存储器部分从空闲阶段转变为作用阶段可进一步包括重设读取/编程计数器及/或时间计数器。
[0131]
图15说明根据本公开的实施例的支持单晶体管驱动器的存储器装置1500的框图。在一些实施例中，存储器装置1500可为如参考图1所描述的存储器装置100的实例。存储器装置1500可经配置以实施上文所描述的方法1300及1400。在一些实施例中，装置1500可经配置以在例如空闲阶段、作用阶段及脉冲阶段以及其它阶段的一些阶段中操作，如参考图12所描述。
[0132]
存储器装置1500可包括输入/输出(i/o)组件1509、存储器组件1519、解码组件1519、偏压组件1529、感测组件1549、相变组件1559、计数及时序组件1569及控制器组件1579，以及其它组件(未展示)。各种组件1509至1579可经由总线1589彼此耦合。
[0133]
i/o组件1509可从外媒体管理器(未展示)接收命令、地址及/或数据及/或将命令、地址及/或数据发送到外媒体管理器。举例来说，i/o组件可接收存取命令(例如读取或编程
指令)，以存取存储器阵列中的一或多个存储器单元(例如，存储器组件1519中的存储器单元)。i/o组件还可接收待存取的存储器单元的存储器单元地址，例如在编程命令的情况下，接收待写入到存储器单元的数据。在另一实例中，i/o组件可将由于先前接收到的读取命令而从存储器阵列中的存储器单元检索的数据传输到外媒体管理器。
[0134]
存储器组件1519可包括存储器阵列，例如上文参考图1至3及6至11所描述的存储器阵列的一个实施例。存储器组件1519还可包括具有存取线驱动器的解码器(例如，行及列解码器)，例如如上文参考图4所描述的单晶体管驱动器400。单晶体管驱动器可如上文参考图5、6、11及12至14所描述而组织及操作。
[0135]
存储器装置1500可包括解码组件1529，其在一些情况下可包含于存储器组件1519中。基于存储器单元地址，解码组件1529可选择存取线，例如耦合到经寻址存储器单元的字线及数字线，以用于通过偏压组件1539进行偏压。响应于由存储器装置1500接收到的命令及/或响应于存储器装置1500的阶段或状态，偏压组件1539可产生电压以放电、屏蔽及/或读取/编程存储器组件1519中的存储器单元。感测组件1549可感测存储器组件1519中的存储器单元，且作出关于存储于其中的一或多个逻辑状态的确定。
[0136]
存储器装置1500可包括相变组件1559，其可与存储器装置1500中的其它组件协作以修改装置状态，例如以从空闲转变为作用阶段、从作用阶段转变为脉冲阶段、从脉冲阶段转变为作用阶段及/或从作用阶段转变为空闲阶段，例如如上文所描述。计数及时序组件1569可跟踪对存储器组件1519中的任何存储器部分的存取的数目；例如来自/到存储体、分割区、图像块、页等或作为整体的存储器阵列的读取及/或编程操作的数目。存取的数目可存储于计数器中且用于确定存取计数是否满足或超过阈值。计数及时序组件1569可跟踪在上一空闲到作用转变之后经过的时间以确定可能的超时。基于存取计数器及超时确定中的任一者或两者，作用到空闲相变可通过相变组件1559触发。
[0137]
存储器装置1500还可包括控制器组件1579，所述控制器组件1579监督存储器装置1500的全局操作，且具体地说，将控制信号及偏压电压提供到存储器阵列的存取线的单晶体管驱动器。
[0138]
存储器装置1500可为系统的实例或可为包括存储器阵列及控制器的系统的子系统，所述控制器经配置以在空闲阶段期间，经由偶数单晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到放电电压，控制器还经配置以在作用阶段期间，经由偶数单晶体管驱动器将偶数存取线驱动到浮动电压，且经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到浮动电压，且控制器还经配置以在脉冲阶段期间，经由偶数单晶体管驱动器将偶数存取线驱动到读取/编程电压，且经由奇数单晶体管驱动器将邻近于偶数存取线的奇数存取线驱动到屏蔽电压。上文已参考图1至14详细描述这些及其它操作条件。
[0139]
装置1500的组件可包含经设计以进行其功能的电路系统。这可包含各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器、或经配置以进行在本文中所描述的功能的其它有源或无源元件。装置1500可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴式电子装置、个人电子装置或类似者。或装置1500可为此装置的一部分或元件。
[0140]
本文中的描述提供实例，且并不限制在权利要求书中所阐述的范围、适用性或实
例。可在不脱离本公开的范围的情况下对所论述元件的功能及布置作出改变。一些实例可视需要省略、取代或添加各种操作、过程或组件。此外，关于一些实例描述的特征可在其它实例中组合。
[0141]
可使用各种不同技术及技艺中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示贯穿以上描述可能提及的数据、指令、命令、信息、信号、位、符号及码片。一些图可将信号说明为单一信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。
[0142]
如本文中所使用，术语“虚拟接地”指代电路的保持处于大约零伏特(0v)的电压的节点，或更大体上说，表示可或可不直接与接地耦合的电路或包含所述电路的装置的参考电压。因此，虚拟接地的电压可临时变动，且在稳定状态下返回到大约0v或虚拟0v。虚拟接地可使用各种电子电路元件实施，例如由可操作放大器及电阻器组成的分压器。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意指连接到大约0v，或装置的某一其它参考电压。
[0143]
术语“电子通信”及“耦合”指代支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或耦合，或可包含中间组件。换句话说，“连接”或“耦合”的组件彼此电子通信。处于电子通信的组件可作用地交换电子或信号(例如，在供能电路中)，或可能不会作用地交换电子或信号(例如，在失能电路中)，但可经配置且可用以在电路予以供能时交换电子或信号。借助于实例，不论开关的状态如何(例如，断开、闭合)，经由开关(例如，晶体管)物理地连接或耦合的两个组件处于电子通信。
[0144]
短语“耦合于其间”可指组件相对于彼此的次序，且可指电耦合。在一个实例中，电耦合于组件“a”与组件“c”之间的组件“b”可指电意义上的组件次序“a-b-c”或“c-b-a”。换句话说，可借助于组件b将电信号(例如，电压、电荷、电流)从组件a传递到组件c。
[0145]
对组件b“耦合于”组件a与组件c“之间”的描述未必应解释为在所描述次序上排除其它介入组件。举例来说，组件“d”可耦合在所描述组件a与组件b之间(例如，参考“a-d-b-c”或“c-b-d-a”的组件的次序作为实例)，同时仍支持组件b电耦合于组件a与组件c之间。换句话说，短语“耦合于其间”的使用不应被视为必须参考排他性依序次序。
[0146]
此外，对组件b“耦合于”组件a与组件c“之间”的描述并不排除组件a与组件c之间的第二不同耦合。例如，组件a及组件c可在与经由组件b的耦合电并联的单独耦合中彼此耦合。在另一实例中，组件a与组件c可经由另一组件“e”耦合(例如，组件b耦合于组件a与组件c之间且组件e耦合于组件a与组件c之间)。换句话说，短语“耦合于其间”的使用不应被视为组件之间的排他性耦合。
[0147]
术语“隔离”指组件(电子当前无法在其间流动)之间的关系；组件在其间存在断路的情况下彼此隔离。例如，在开关断开时，由开关物理地耦合的两个组件可彼此隔离。
[0148]
如本文中所使用，术语“短接”指代组件之间的关系，在所述关系中，经由激活两个所讨论的组件之间的单个中间组件在组件之间建立了导电路径。例如，在两个组件之间的开关闭合时，短接到第二组件的第一组件可与第二组件交换电子。因此，短接可为使得能够在电子通信的组件(或线)之间施加电压及/或流动电荷的动态操作。
[0149]
如本文中所使用，术语“端子”并不暗示电路元件的物理边界或连接点。实际上，“端子”可指与电路元件相关的电路参考点，其也可被称为“节点”或“参考点”。
[0150]
本文中所论述的装置(包含存储器装置100、阵列200及电路系统300)及参考图1、2、3及4至5所描述的驱动器400以及图6至11中所描述的其组合可形成于半导体衬底上，例如硅、锗、硅-锗合金、砷化镓、氮化镓等。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘层上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可经由使用包含但不限于磷、硼或砷的各种化学物质掺杂而控制衬底或衬底的子区的导电性。可通过离子植入或通过任何其它掺杂方式在衬底的初始形成或生长期间执行掺杂。
[0151]
本文中所论述的一或多个晶体管可表示场效应晶体管(fet)，且包括包含源极、漏极及栅极的三端装置。端子可经由例如金属的导电材料连接到其它电子元件。源极及漏极可为导电的，且可包括重掺杂或退化的半导体区。源极与漏极可通过轻微掺杂的半导体区或沟道分隔。如果沟道为n型(例如，多数载子为电子)，那么fet可被称为n型fet。如果沟道为p型(例如，多数载子为空穴)，那么fet可被称为p型fet。沟道可由绝缘栅极氧化物加盖。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型fet或p型fet可导致沟道变得导电。在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
[0152]
本文中结合附图阐述的描述描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用术语“示范性”意指“充当实例、例子或说明”且并不意指“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的特定细节。然而，可在没有这些具特定细节的情况下实践这些技术。在一些情况下，以框图形式展示熟知的结构及装置以避免混淆所描述实例的概念。
[0153]
在随附图式中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后加上破折号及在类似组件之间进行区分的第二标记来区分同一类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
[0154]
结合本文中的公开内容所描述的各种说明性块及模块可使用通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何常规的处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，数字信号处理器(dsp)与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器，或任何其它此类配置)。
[0155]
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及随附权利要求书的范围内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些者中的任一者的组合实施。实施功能的特征还可物理上位于各种位置处，包含经分配以使得功能的部分在不同物理位置处实施。此外，如本文中所使用(包含在权利要求书中)，“或”在用于项目列表(例如，以例如“中的至少一者”或“中的一或多者”的
短语作为结尾的项目列表)中时指示包含性列表，使得例如a、b或c中的至少一者的列表意指a或b或c或ab或ac或bc或abc(例如，a及b及c)。
[0156]
如本文中所使用，术语“大致上”意指经修饰特性(例如，由术语“大致上”修饰的动词或形容词)无需为绝对的，而是足够接近以便实现所述特性的优势，或足够接近，使得在本公开的相关方面的上下文中，所参考特性是真实的。
[0157]
如本文中所使用，短语“基于”不应被认作对封闭条件集合的参考。举例来说，描述为“基于条件a”的示范性步骤在不脱离本公开的范围的情况下可基于条件a及条件b两者。换句话说，如本文中所使用，应以与短语“至少部分地基于”相同的方式解释短语“基于”。
[0158]
提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。对本公开的各种修改对于所属领域的技术人员来说将为显而易见的，且可在不脱离本公开的范围的情况下将本文中定义的一般原理应用于其它变体。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所公开的原理及新颖特征相一致的最广范围。
技术特征：
1.一种存储器装置，其包括：存储器单元，其位于存储器阵列的存取线的交叉点处，第一偶数单晶体管驱动器，其经配置以：在空闲阶段期间将第一偶数存取线驱动到放电电压；在作用阶段期间将所述第一偶数存取线驱动到浮动电压；及在脉冲阶段期间将所述第一偶数存取线驱动到读取/编程电压，第一奇数单晶体管驱动器，其经配置以：在所述空闲阶段期间将第一奇数存取线驱动到所述放电电压，所述第一奇数存取线物理地邻近于所述第一偶数存取线；在所述作用阶段期间将所述第一奇数存取线驱动到所述浮动电压；及在所述脉冲阶段期间将所述第一奇数存取线驱动到屏蔽电压。2.根据权利要求1所述的存储器装置，其中：所述第一偶数单晶体管驱动器具有耦合到偶数组栅极驱动线的栅极及耦合到第一偶数漏极驱动线的漏极，所述第一奇数单晶体管驱动器具有耦合到奇数组栅极驱动线的栅极及耦合到第一奇数漏极驱动线的漏极，所述存储器装置进一步包括：第二偶数单晶体管驱动器，其具有耦合到所述偶数组栅极驱动线的栅极及耦合到第二偶数漏极驱动线的漏极，所述第二偶数单晶体管驱动器经配置以在所述空闲阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压，第二奇数单晶体管驱动器，其具有耦合到所述奇数组栅极驱动线的栅极及耦合到第二奇数漏极驱动线的漏极，所述第二奇数单晶体管驱动器经配置以在所述空闲阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，所述第二奇数存取线物理地邻近于所述第一偶数存取线。3.根据权利要求1所述的存储器装置，其中：所述第一偶数单晶体管驱动器具有耦合到偶数组栅极驱动线的栅极及耦合到第一偶数漏极驱动线的漏极，所述第一奇数单晶体管驱动器具有耦合到奇数组栅极驱动线的栅极及耦合到第一奇数漏极驱动线的漏极，所述存储器装置进一步包括：第二偶数单晶体管驱动器，其具有耦合到所述偶数组栅极驱动线的栅极及耦合到第二偶数漏极驱动线的漏极，所述第二偶数单晶体管驱动器经配置以在所述空闲阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压，第二奇数单晶体管驱动器，其具有耦合到与所述奇数组栅极驱动线不同的第二奇数组栅极驱动线的栅极及耦合到第二奇数漏极驱动线的漏极，所述第二奇数单晶体管驱动器经配置以在所述空闲阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，所述第二奇数存取线物理地邻近于所述第一偶数存取线。
4.根据权利要求1所述的存储器装置，其包括：多个偶数驱动器，其按偶数组组织，每一驱动器耦合到相应偶数存取线，所述第一偶数单晶体管驱动器在所述多个偶数驱动器的第一组中，多个奇数驱动器，其按奇数组组织，每一驱动器耦合到相应奇数存取线，所述第一奇数单晶体管驱动器在所述多个奇数驱动器的第一组中，其中相应偶数存取线及相应奇数存取线在所述存储器装置的叠组中交替。5.根据权利要求4所述的存储器装置，其中：所述第一偶数存取线物理地邻近于耦合到所述多个奇数驱动器的所述第一组中的第二奇数单晶体管驱动器的相应奇数存取线，或所述第一偶数存取线物理地邻近于耦合到所述多个奇数驱动器的第二组中的第二奇数单晶体管驱动器的相应奇数存取线。6.根据权利要求4所述的存储器装置，其进一步包括所述多个偶数驱动器的第二组及所述多个奇数驱动器的第二组，偶数及奇数驱动器的所述第二组经配置以在作用阶段期间及所述第一偶数存取线的所述脉冲阶段期间将所述相应偶数及奇数存取线驱动到所述浮动电压。7.根据权利要求4至6所述的存储器装置，其中所述多个偶数/奇数驱动器中的每一偶数/奇数组耦合到相应栅极驱动线，且多个偶数/奇数漏极驱动线耦合到所述多个偶数/奇数驱动器的每一组中的对应者偶数/奇数驱动器。8.根据权利要求1所述的存储器装置，其包括另一单晶体管驱动器，所述另一单晶体管驱动器经配置以在所述空闲阶段期间将大致上垂直于所述第一偶数存取线的正交存取线驱动到所述放电电压，在作用阶段期间将所述正交存取线驱动到浮动电压，且在所述脉冲阶段期间将所述正交存取线驱动到正交[互补]读取/编程电压。9.根据权利要求8所述的存储器装置，其中所述放电电压及所述屏蔽电压为接地电压，所述读取/编程电压为正电压及负电压中的一者，且所述正交读取/编程电压具有与所述读取/编程电压的极性相反的极性。10.根据权利要求1所述的存储器装置，其中所述第一偶数单晶体管驱动器及所述第一奇数单晶体管驱动器处于所述存储器阵列下。11.根据权利要求1所述的存储器装置，其中所述第一偶数单晶体管驱动器及所述第一奇数单晶体管驱动器各自包括cmos晶体管、finfet晶体管或竖直tft晶体管中的一者。12.根据权利要求1所述的存储器装置，其中所述第一偶数单晶体管驱动器包括晶体管节点，且所述存储器装置进一步包括控制器，所述控制器经配置以在所述空闲阶段、所述作用阶段及所述脉冲阶段中的任一者期间将晶体管节点驱动到不超出可靠性晶体管评级的电压差。13.根据权利要求1所述的存储器装置，其进一步包括读取/编程计数器、时间计数器，所述控制器经配置以：基于接收到读取或写入命令而实施从所述空闲阶段到所述作用阶段的转变，且接着实施从所述作用阶段到所述脉冲阶段的转变，或在接收到读取或写入命令后实施从所述作用阶段到所述脉冲阶段的转变，在完成所述
读取/编程阶段后返回到所述作用阶段，及如果所述读取/编程计数器及所述时间计数器低于相应阈值，那么保持在所述作用阶段中，或如果所述读取/编程计数器或所述时间计数器满足相应阈值，那么返回到空闲阶段。14.一种操作包括单晶体管驱动器的存储器装置的方法，其包括：在空闲阶段期间：经由偶数单晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，及经由奇数单晶体管驱动器将邻近于所述偶数存取线的奇数存取线驱动到所述放电电压，在作用阶段期间：经由所述偶数单晶体管驱动器将所述偶数存取线驱动到浮动电压，及经由所述奇数单晶体管驱动器将邻近于所述偶数存取线的所述奇数存取线驱动到所述浮动电压，在脉冲阶段期间：经由所述偶数单晶体管驱动器将所述偶数存取线驱动到读取/编程电压，及经由所述奇数单晶体管驱动器将邻近于所述偶数存取线的所述奇数存取线驱动到屏蔽电压。15.根据权利要求14所述的方法，其进一步包括：在所述偶数存取线的脉冲阶段期间，经由耦合到邻近于所述偶数存取线的另一存取线的相应单晶体管驱动器将所述另一存取线驱动到所述屏蔽电压。16.根据权利要求14所述的方法，其进一步包括：在所述偶数存取线的脉冲阶段期间，经由耦合到不邻近于所述偶数存取线的另一存取线的相应单晶体管驱动器将所述另一存取线驱动到所述浮动电压。17.根据权利要求14所述的方法，其进一步包括：经由耦合到所述驱动器中的相应单晶体管的相应漏极节点的漏极驱动线选择性地将所述放电电压、所述读取/写入电压及/或所述屏蔽电压提供到所述偶数及奇数单晶体管驱动器。18.根据权利要求17所述的方法，其进一步包括：经由耦合到所述驱动器中的相应单晶体管的相应栅极节点的栅极驱动线选择性地将栅极控制信号提供到所述偶数及奇数单晶体管驱动器。19.根据权利要求18所述的方法，其中：选择性地提供所述栅极控制信号包括并行地将所述栅极控制信号提供到偶数或奇数单晶体管驱动器的组，且选择性地提供所述放电电压、所述读取/写入电压及/或所述屏蔽电压包括并行地将所述放电电压、所述读取/写入电压及/或所述屏蔽电压中的每一者提供到不同组中的多个偶数或奇数单晶体管驱动器。20.根据权利要求19所述的方法，其中提供所述放电电压、所述读取/写入电压及/或所述屏蔽电压及提供所述栅极控制信号包括在所述空闲阶段、所述作用阶段及所述脉冲阶段中的任一者期间将晶体管节点偏压到未超出可靠性晶体管评级的电压差。
21.根据权利要求14所述的方法，其中所述放电电压及所述屏蔽电压为接地电压，且所述读取/编程电压为正电压及负电压中的一者。22.根据权利要求14所述的方法，其进一步包括：接收对存储器部分中的存储器单元的读取或写入命令，如果处于所述空闲阶段，那么基于接收到所述读取或所述写入命令而将所述存储器部分从所述空闲阶段转变为所述作用阶段，且接着将[存储体]从所述作用阶段转变为所述脉冲阶段，如果处于所述作用阶段，那么基于接收到所述读取或所述写入命令而将所述存储器部分从所述作用阶段转变为所述脉冲阶段，在所述存储器部分中执行所述脉冲阶段，基于所述执行而增加读取/编程计数器且将所述存储器部分返回到所述作用阶段，及基于所述读取/编程计数器及/或时间计数器不满足相应阈值而将所述存储器部分维持在所述作用阶段中，或基于所述读取/编程计数器或所述时间计数器满足相应阈值而将所述存储器部分返回到所述空闲阶段。23.根据权利要求22所述的方法，其中：基于所述执行而将所述存储器部分返回到所述作用阶段包括在将所述偶数存取线驱动到所述读取/编程电压之后将所述偶数存取线驱动到所述放电电压。24.根据权利要求22所述的方法，其中将所述存储器部分从所述空闲阶段转变为所述作用阶段进一步包括重设所述读取/编程计数器及/或所述时间计数器。25.一种系统，其包括存储器阵列及控制器，所述控制器经配置以：在空闲阶段期间，经由偶数单晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且经由奇数单晶体管驱动器将邻近于所述偶数存取线的奇数存取线驱动到所述放电电压，在作用阶段期间，经由所述偶数单晶体管驱动器将所述偶数存取线驱动到浮动电压，且经由所述奇数单晶体管驱动器将邻近于所述偶数存取线的所述奇数存取线驱动到所述浮动电压，及在脉冲阶段期间，经由所述偶数单晶体管驱动器将所述偶数存取线驱动到读取/编程电压，且经由所述奇数单晶体管驱动器将邻近于所述偶数存取线的所述奇数存取线驱动到屏蔽电压。
技术总结
描述了一种具有单晶体管驱动器的存储器装置及操作所述存储器装置的方法。在一些实施例中，所述存储器装置可包括：存储器单元，其位于存储器阵列的存取线的交叉点处；第一偶数单晶体管驱动器，其经配置以：在空闲阶段期间将第一偶数存取线驱动到放电电压，在作用阶段期间将所述第一偶数存取线驱动到浮动电压，且在脉冲阶段期间将所述第一偶数存取线驱动到读取/编程电压；及第一奇数单晶体管驱动器，其经配置以：在所述空闲阶段期间将第一奇数存取线驱动到所述放电电压，所述第一奇数存取线物理地邻近于所述第一偶数存取线，在所述作用阶段期间将所述第一奇数存取线驱动到所述浮动电压，及在所述脉冲阶段期间将所述第一奇数存取线驱动到屏蔽电压。线驱动到屏蔽电压。线驱动到屏蔽电压。
