半导体集成器件的制造方法与流程
1.本发明涉及半导体技术领域，特别涉及一种半导体集成器件的制造方法。
背景技术：
2.功率集成ic被广泛应用在电源管理、电机驱动、汽车电子和工业控制等领域。bcd指的是将bipolar、cmos、dmos等高压功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计和外围芯片更简洁等特点，快速发展为功率ic领域的主流技术。bcd技术中的bipolar双极晶体管具有高模拟精度主要用于模拟电路中，cmos具有高集成度主要用于逻辑电路中，dmos具有高功率(高电压)特性常用作开关作用。
3.现有技术中，bcd器件中往往集成有高压器件和低压器件，例如，高压器件可以是ldmos器件、高压jfet器件等，低压器件可以是低压mos器件等。而分立栅或屏蔽栅mosfet，是一种改进型的umos器件，相比于umos开关速度更快、开关损耗更低。根据poly的结构分上下(ud sgt)和左右(lr sgt)。其中，sgt器件利用电荷平衡原理，通过适当提高外延层掺杂浓度以减小导通电阻；利用屏蔽栅降低cgd/ciss，改善dv/dt能力。
4.目前，市场上的sgt分离器件和poweric(功率ic)的bcd器件普遍是分开生产，然后合封在一起形成模块的。因此，在高端应用领域，应用上述方式形成的这种模块存在以下问题：1、sgt分离器件和bcd的power ic器件是通过bonding wire连接的，则将导致寄生rs和rc比较大；2、sgt分离器件和bcd的poweric器件是非同步生产的，因此其相互间的性能匹配度不高。
技术实现要素：
5.本发明的目的在于提供一种半导体集成器件的制造方法，以提出一种将sgt器件和bcd器件集成在同一芯片的新型制造方法，并同时可以解决sgt器件在刻蚀形成栅极多晶硅的过程中会发生过刻蚀sgt器件的栅氧，导致的器件栅氧可靠性低的问题。
6.为解决上述技术问题，本发明提供一种半导体集成器件的制造方法，具体的，该制造方法至少可以包括如下步骤：
7.提供一半导体衬底，所述半导体衬底包括依次并排排列的sgt器件区、低压器件区和高压器件区，所述低压器件区包括pmos区和nmos区，所述高压器件区包括nldmos区和pldmos区，所述半导体衬底上形成有多个用于隔离所述sgt器件区、低压器件区和高压器件区中各器件结构的沟槽隔离结构，而所述沟槽隔离结构的顶面高于所述半导体衬底的顶面；
8.在所述sgt器件区所对应的半导体衬底内形成栅极沟槽、耐压槽以及填充在所述栅极沟槽内的第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅，其中所述源极多晶硅还填满所述耐压槽，所述栅极多晶硅覆盖在所述隔离层的表面上并至少填满剩余的栅极沟槽，且还延伸覆盖在所述耐压槽中的所述源极多晶硅以及所述低压器件区和所述高压器件区所对应的半导体衬底的表面上，所述第二氧化层还延伸覆盖在相邻所述沟槽隔离
结构之间的半导体衬底的表面上；
9.回刻蚀所述栅极多晶硅，直至所述耐压槽和所述栅极沟槽中剩余的栅极多晶硅与所述回刻蚀后剩余的第二氧化层的表面齐平；
10.在所述半导体衬底的表面上形成第三氧化层，所述第三氧化层覆盖所述剩余的第二氧化层的表面上，并延伸覆盖在所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面上。
11.进一步的，在回刻蚀所述栅极多晶硅的过程中，还同时会回刻蚀部分厚度的所述第二氧化层，进而造成sgt器件的栅氧层的损耗。
12.进一步的，在形成栅极沟槽、耐压槽之后，所述制造方法还可以包括：
13.对所述pmos区、nmos区、nldmos区和pldmos区所对应的半导体衬底进行第一次离子注入工艺，以在所述低压器件区和所述高压器件区中形成至少三个p型深阱；
14.对所述p型深阱所对应的半导体衬底进行第二次离子注入工艺，以在所述高压器件区中形成多个高压n阱和在所述低压器件区中形成多个低压n阱。
15.进一步的，在所述栅极沟槽内形成所述第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅的步骤，可以包括：
16.在所述耐压槽和所述栅极沟槽的内壁上形成第一氧化层，并在形成所述第一氧化层之后，在所述耐压槽和所述栅极沟槽内填充源极多晶硅，以使填充的所述源极多晶硅的顶面与所述半导体衬底的上表面齐平；
17.遮蔽所述耐压槽所对应的半导体衬底的表面，并回刻蚀所述栅极沟槽中的源极多晶硅和第一氧化层，以在栅极沟槽中形成所述sgt器件结构的屏蔽栅和厚氧层，之后在以回刻蚀之后的源极多晶硅和第一氧化层的顶面上形成隔离层，以及覆盖在该隔离层的表面上和剩余的栅极沟槽的内壁上的第二氧化层，其中所述第二氧化层还延伸覆盖其余暴露出的半导体衬底的表面上。
18.进一步的，所述第二氧化层延伸覆盖的其余暴露出的半导体衬底表面可以包括：所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面。
19.进一步的，在回刻蚀所述栅极多晶硅之后，且在形成所述第三氧化层之前，所述制造方法还可以包括：
20.形成遮蔽所述sgt器件区和所述高压器件区所对应的半导体衬底，且暴露所述低压器件区所对应的半导体衬底的光刻胶层，并以所述光刻胶层为掩膜，刻蚀去除所述低压器件区中所形成的第二氧化层；
21.在去除了所述第二氧化层的低压器件区中的相邻两个沟槽隔离结构之间暴露出的半导体衬底的表面上形成第三氧化层。
22.进一步的，形成所述第三氧化层的工艺可以包括：热氧化工艺。
23.进一步的，形成所述沟槽隔离结构的步骤可以包括：
24.在所述半导体衬底内形成多个浅沟槽，填充所述浅沟槽，以形成用于隔离sgt器件区、低压器件区、高压器件区以及低压器件区、高压器件区中所包含的各mos管的所述沟槽隔离结构。
25.进一步的，在形成所述第三氧化层之后，所述制造方法还可以包括：
26.形成栅极材料层，所述栅极材料层覆盖在整个所述半导体衬底的表面上，对所述
栅极材料层进行刻蚀，以在所述低压器件区和所述高压器件区中形成相对应的栅极结构。
27.进一步的，所述隔离层、第一氧化层、第二氧化层和第三氧化层的材料可以包括二氧化硅。
28.与现有技术相比，本发明技术方案至少具有如下有益效果之一：
29.在本发明提供的一种半导体集成器件的制造方法中，其通过在去除了低压器件区的厚氧形成该区域的mos器件的栅氧的过程中，同时在sgt器件中的表面形成一层薄氧层，从而弥补在刻蚀形成sgt器件的栅极多晶硅时，由于刻蚀过程中的误差导致的sgt器件的栅氧的损伤，进而避免了sgt器件发生漏电的问题，即，提高了器件的性能。
30.并且，本发明提供了一种可以在同一块芯片同步生产sgt分离器件和bcd功率ic器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，再将二者键合连接，而导致的二者之间的寄生rs和rc比较大的问题，同时也提高了sgt器件和bcd器件的性能匹配度。
附图说明
31.图1为本发明一实施例中的半导体集成器件的制造方法的流程示意图；
32.图2a～图2d为本发明一实施例中的半导体集成器件的制造方法在其制备过程中的结构示意图。
33.其中，附图标记如下：
34.100-半导体衬底；
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110-外延层；
35.a-sgt器件区；
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b-高压器件区；
36.c-低压器件区；
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101-沟槽隔离结构；
37.dpw-p型深阱；
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lvnw-低压n阱；
38.hvnw-高压n阱；
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102-栅极沟槽；
39.103-耐压槽；
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120-第一氧化层；
40.130-源极多晶硅；
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140-隔离层；
41.150-第二氧化层；
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160-栅极多晶硅；
42.170-光刻胶层；
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180-第三氧化层。
具体实施方式
43.承如背景技术所述，bcd器件中往往集成有高压器件和低压器件，例如，高压器件可以是ldmos器件、高压jfet器件等，低压器件可以是低压mos器件等。而分立栅或屏蔽栅mosfet，是一种改进型的umos器件，相比于umos开关速度更快、开关损耗更低。根据poly的结构分上下(ud sgt)和左右(lr sgt)。其中，sgt器件利用电荷平衡原理，通过适当提高外延层掺杂浓度以减小导通电阻；利用屏蔽栅降低cgd/ciss，改善dv/dt能力。
44.目前，市场上的sgt分离器件和power ic(功率ic)的bcd器件普遍是分开生产，然后合封在一起形成模块的。因此，在高端应用领域，应用上述方式形成的这种模块存在以下问题：1、sgt分离器件和bcd的power ic器件是通过bonding wire连接的，则将导致寄生rs和rc比较大；2、sgt分离器件和bcd的power ic器件是非同步生产的，因此其相互间的性能匹配度不高。
45.为此，本发明提供了一种半导体集成器件的制造方法，以提出一种将sgt器件和bcd器件集成在同一芯片的新型制造方法，并同时可以解决sgt器件在刻蚀形成栅极多晶硅的过程中会发生过刻蚀sgt器件的栅氧，导致的器件栅氧可靠性低的问题。
46.参考图1所示，图1为本发明实施例中提供的半导体集成器件的制造方法的流程示意图；其中，所述半导体集成器件的制造方法可以包括如下步骤：
47.步骤s100，提供一半导体衬底，所述半导体衬底包括依次并排排列的sgt器件区、低压器件区和高压器件区，所述低压器件区包括pmos区和nmos区，所述高压器件区包括nldmos区和pldmos区，所述半导体衬底上形成有多个用于隔离所述sgt器件区、低压器件区和高压器件区中各器件结构的沟槽隔离结构，而所述沟槽隔离结构的顶面高于所述半导体衬底的顶面；
48.步骤s200，在所述sgt器件区所对应的半导体衬底内形成栅极沟槽、耐压槽以及填充在所述栅极沟槽内的第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅，其中所述源极多晶硅还填满所述耐压槽，所述栅极多晶硅覆盖在所述隔离层的表面上并至少填满剩余的栅极沟槽，且还延伸覆盖在所述耐压槽中的所述源极多晶硅以及所述低压器件区和所述高压器件区所对应的半导体衬底的表面上，所述第二氧化层还延伸覆盖在相邻所述沟槽隔离结构之间的半导体衬底的表面上；
49.步骤s300，回刻蚀所述栅极多晶硅，直至所述耐压槽和所述栅极沟槽中剩余的栅极多晶硅与所述回刻蚀后剩余的第二氧化层的表面齐平；
50.步骤s400，在所述半导体衬底的表面上形成第三氧化层，所述第三氧化层覆盖所述剩余的第二氧化层的表面上，并延伸覆盖在所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面上。
51.即，在本发明提供的一种半导体集成器件的制造方法方法中，其通过在去除了低压器件区的厚氧形成该区域的mos器件的栅氧的过程中，同时在sgt器件中的表面形成一层薄氧层，从而弥补在刻蚀形成sgt器件的栅极多晶硅时，由于刻蚀过程中的误差导致的sgt器件的栅氧的损伤，进而避免了sgt器件发生漏电的问题，即，提高了器件的性能。并且，本发明提供了一种可以在同一块芯片同步生产sgt分离器件和bcd功率ic器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，再将二者键合连接，而导致的二者之间的寄生rs和rc比较大的问题，同时也提高了sgt器件和bcd器件的性能匹配度。
52.以下结合附图和具体实施例对本发明提出的半导体集成器件的制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
53.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
54.图2a～图2d为本发明一实施例中的半导体集成器件集成器件的制造方法在其制备过程中的结构示意图。
55.在步骤s100中，具体参考图2a所示，提供一半导体衬底100，所述半导体衬底包括依次并排排列的sgt器件区a、低压器件区c和高压器件区b，其中，所述低压器件区c可以包括一个或多个pmos区和nmos区，即，低压器件区c是包含多个cmos管的器件区，而该器件区中的cmos管的工作电压可以为5v；所述高压器件区b可以包括一个或多个nldmos区和pldmos区，即，高压器件区b是包含多个ldmos管的器件区。进一步的，所述半导体衬底100上还可以形成有多个用于隔离所述sgt器件区a、低压器件区c和高压器件区b中各器件结构的沟槽隔离结构101，而所述沟槽隔离结构101的顶面高于所述半导体衬底的顶面。
56.在本实施例中，首先需要提供一半导体衬底，如图2a所示的半导体衬底100，其中该半导体衬底100可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底100例如为硅晶圆。
57.之后，可以对n型掺杂的硅衬底100，利用外延工艺和掺杂工艺相结合的方式在该n型硅衬底100的表面上形成n型掺杂的外延层(nepi)110。进一步的，在形成所述n型掺杂的外延层(nepi)110的之后，可以对该半导体衬底100进行多步离子注入，以在所述n型掺杂的外延层(nepi)110中形成多个p型深阱和n型阱，具体形成步骤可以参考如下：
58.步骤s101，对所述pmos区、nmos区、nldmos区和pldmos区所对应的半导体衬底100进行第一次离子注入工艺，以在所述低压器件区c和所述高压器件区b中形成至少三个p型深阱dpw；
59.步骤s102，对所述p型深阱dpw所对应的半导体衬底100进行第二次离子注入工艺，以在所述高压器件区b中形成多个高压n阱hvnw和在所述低压器件区c中形成多个低压n阱lvnw。
60.在本实施例中，通过上述步骤s101和s102可知，所述高压器件区b和所述低压器件区c中的mos管是通过形成在不同的n型阱中进行区别的，此为现有技术，对此本发明不再做具体描述。
61.进一步的，在上述步骤s102形成所述n阱lvnw之后，本发明还可以利用刻蚀工艺在所述半导体衬底100内形成多个浅沟槽，然后在利用二氧化硅填充所述每个浅沟槽，从而形成隔离sgt器件区a、低压器件区c、高压器件区b以及低压器件区c、高压器件区b中所包含的各mos管的所述沟槽隔离结构101。
62.在步骤s200中，继续参考图2a所示，在所述sgt器件区a所对应的半导体衬底100内形成栅极沟槽102、耐压槽103以及填充在所述栅极沟槽102内的第一氧化层120、源极多晶硅130、隔离层140、第二氧化层150和栅极多晶硅160。其中，所述源极多晶硅130还填满所述耐压槽103，所述栅极多晶硅160覆盖在所述隔离层140的表面上并至少填满剩余的栅极沟槽102，且还延伸覆盖在所述耐压槽103中的所述源极多晶硅130以及所述低压器件区c和所述高压器件区b所对应的半导体衬底100的表面上，所述第二氧化层150还延伸覆盖在相邻所述沟槽隔离结构101之间的半导体衬底100的表面上。
63.在本实施例中，可以在上述步骤s102之前，先在所述半导体衬底100的表面上形成硬掩膜层(未图示)，而该硬掩膜层覆盖整个所述低压器件区b、高压器件区c所对应的半导体衬底100的表面，而暴露出sgt器件区a中的多个地方，进而在以该硬掩膜层为掩膜的情况下，可以在所述sgt器件区a中形成多个栅极沟槽102和一个耐压槽103，所述栅极沟槽102则是用于形成sgt器件区a中的上下结构的sgt器件，而所述耐压槽103则是用于形成作为sgt器件区a中的场截止区域以提高sgt器件的耐压性能的耐压器件。而所述硬掩膜层可以是二氧化硅、氮化硅或氧化物-氮化物-氧化物组成的ono叠层结构。示例性的，在本发明实施例中，所述硬掩膜层可以是ono叠层结构。
64.进一步的，在所述sgt器件区a中形成多个栅极沟槽102和一个耐压槽103之后，可以所述利用沉积工艺，在所述栅极沟槽102和耐压槽103的槽底和侧壁上形成一层一定厚度的厚氧层，即，第一氧化层120，然后在栅极沟槽102和耐压槽103填充源极多晶硅130，以使填充后的栅极沟槽102和耐压槽103的填充材料的顶面与半导体衬底100的顶面齐平；之后，形成遮蔽所述耐压槽103、所述低压器件区c、高压器件区b所对应的半导体衬底100的表面的光刻胶层(未图示)，并利用刻蚀工艺，对所述光刻胶层所未遮蔽(暴露)出的sgt器件区a的所述栅极沟槽102所对应的区域中形成的第一氧化层120和源极多晶硅130进行回刻蚀，以在所示栅极过程102的底部的部分高度内形成表面齐平的刻蚀后的第一氧化层120和源极多晶硅130；之后，在该刻蚀后的表面齐平的刻蚀后的第一氧化层120和源极多晶硅130的表面上(栅极沟槽102内)形成材料可以为二氧化硅的隔离层140，并去除所述光刻胶层，然后在形成覆盖在所述以所述隔离层140为槽底的栅极沟槽102的侧壁以及延伸覆盖在其他半导体衬底表面上的所述第二氧化层150，即，所述低压器件区c中相邻两个沟槽隔离结构101之间所对应的半导体衬底100的表面。之后，在形成覆盖在所述隔离层140的表面上并至少填满剩余的栅极沟槽102，且还延伸覆盖在所述耐压槽103中的所述源极多晶硅130以及所述低压器件区b和所述高压器件区c所对应的半导体衬底100的表面上的栅极多晶硅160，具体如图2a所示。其中，所述栅极多晶硅160在沉积工艺之后，还可以利用化学机械研磨工艺cmp进行部分厚度的研磨。
65.需要说明的是，在本发明实施例中，所有标识同一膜层的标识符无论其如何变化，都只用同一个标识符来标识，此做法的用意在于清楚明了的标识每个膜层，而有效的与其他膜层区别开，但在其他实施例中，其也可以用同一标识符的不同状态，例如，120、120’、120”等方式标识同一膜层在不同半导体工艺流程后的状态，对此本发明不做具体限定。
66.在步骤s300中，具体参考图2b所示，回刻蚀所述栅极多晶硅160，直至所述耐压槽103和所述栅极沟槽102中剩余的栅极多晶硅160与所述回刻蚀后剩余的第二氧化层150的表面齐平。
67.在本实施例中，本发明人发现由于在回刻蚀所述栅极多晶硅160的过程中，还同时会回刻蚀部分厚度的所述第二氧化层150，进而造成sgt器件的栅氧层(即为第二氧化层150)的损耗，如图2b中所圈出的部位d。因此，这将给集成形成的sgt器件造成漏电、性能低的问题，基于此，本发明人提出一种通过在去除了低压器件区c的厚氧(即覆盖在该区域上的第二氧化层150)形成该区域的mos器件的栅氧(即为后续步骤中形成的第三氧化层180)的过程中，同时在sgt器件中的表面形成一层薄氧层，从而弥补在刻蚀形成sgt器件的栅极多晶硅时，由于刻蚀过程中的误差导致的sgt器件的栅氧的损伤，进而避免了sgt器件发生
漏电的问题，即，提高了器件的性能。
68.并且，通过上述步骤可知，在本发明实施例中，其是提出了一种可以在同一块芯片同步生产sgt分离器件和bcd功率ic器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，在将二者键合连接，而导致的二者之间的寄生rs和rc比较大的问题，同时也提供了sgt器件和bcd器件的性能匹配度。
69.在步骤s400中，具体参考图2c和图2d所示，在所述半导体衬底100的表面上形成第三氧化层180，所述第三氧化层180覆盖所述剩余的第二氧化层150的表面上，并延伸覆盖在所述低压器件区c中相邻两个沟槽隔离结构101之间所对应的半导体衬底100的表面上。
70.在本实施例中，具体可以先如图2c所示，先在上述步骤s300形成的结构上形成光刻胶层170，其中该光刻胶层170暴露出所述低压器件区c所对应的半导体衬底100，然后，对该区域进行第二氧化层150的刻蚀去除工艺，例如可以是干法刻蚀，也可以是湿法刻蚀还可以是二者的混合工艺，之后再去除该光刻胶层170，并形成第三氧化层180。具体的，其过程可以用如下步骤描述：
71.步骤s401，具体如图2c所示，形成遮蔽所述sgt器件区a和所述高压器件区b所对应的半导体衬底100，且暴露所述低压器件区c所对应的半导体衬底100的光刻胶层170，并以所述光刻胶层170为掩膜，刻蚀去除所述低压器件区c中所形成的第二氧化层150；
72.步骤s402，在去除了所述第二氧化层150的低压器件区c中的相邻两个沟槽隔离结构101之间暴露出的半导体衬底100的表面上形成第三氧化层180。其中，该过程中需要先去除所述光刻胶层170，而形成所述第三氧化层180的工艺可以包括热氧化工艺。在其他实施例中，还可以是沉积工艺。由于在本发明中形成的所述第三氧化层180不仅覆盖在所述低压器件区c中的相邻两个沟槽隔离结构101之间的半导体衬底100的表面上，进而作为该区域中后续形成的mos管器件的栅氧，同时在本步骤过程中还会在所述sgt器件区a中同时覆盖该第三氧化层180，从而弥补在刻蚀形成sgt器件的栅极多晶硅160时，由于刻蚀过程中的误差导致的sgt器件的栅氧的损伤，进而避免了sgt器件发生漏电的问题，即，提高了器件的性能，达到本发明的发明目的。
73.进一步的，在本发明实施例中在形成所述第三氧化层180之后，所述制造方法还可以包括如下步骤：
74.步骤s403，形成栅极材料层(未图示)，所述栅极材料层(未图示)覆盖在整个所述半导体衬底100的表面上，对所述栅极材料层进行刻蚀，以在所述低压器件区c和所述高压器件区b中形成相对应的栅极结构。
75.在本发明实施例中，该步骤中的形成过程即为现有技术，因此本发明对此不再做具体说明。示例性，在本发明实施例中，所述隔离层、第一氧化层、第二氧化层和第三氧化层的材料均可以包括为二氧化硅。
76.综上所述，在本发明提供的一种半导体集成器件的制造方法方法中，其通过在去除了低压器件区的厚氧形成该区域的mos器件的栅氧的过程中，同时在sgt器件中的表面形成一层薄氧层，从而弥补在刻蚀形成sgt器件的栅极多晶硅时，由于刻蚀过程中的误差导致的sgt器件的栅氧的损伤，进而避免了sgt器件发生漏电的问题，即，提高了器件的性能。并且，本发明提供了一种可以在同一块芯片同步生产sgt分离器件和bcd功率ic器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，再将二者键合连接，而导致的二
者之间的寄生rs和rc比较大的问题，同时也提高了sgt器件和bcd器件的性能匹配度。
77.需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
78.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
79.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
技术特征：
1.一种半导体集成器件的制造方法，其特征在于，至少包括如下步骤：提供一半导体衬底，所述半导体衬底包括依次并排排列的sgt器件区、低压器件区和高压器件区，所述低压器件区包括pmos区和nmos区，所述高压器件区包括nldmos区和pldmos区，所述半导体衬底上形成有多个用于隔离所述sgt器件区、低压器件区和高压器件区中各器件结构的沟槽隔离结构，而所述沟槽隔离结构的顶面高于所述半导体衬底的顶面；在所述sgt器件区所对应的半导体衬底内形成栅极沟槽、耐压槽以及填充在所述栅极沟槽内的第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅，其中所述源极多晶硅还填满所述耐压槽，所述栅极多晶硅覆盖在所述隔离层的表面上并至少填满剩余的栅极沟槽，且还延伸覆盖在所述耐压槽中的所述源极多晶硅以及所述低压器件区和所述高压器件区所对应的半导体衬底的表面上，所述第二氧化层还延伸覆盖在相邻所述沟槽隔离结构之间的半导体衬底的表面上；回刻蚀所述栅极多晶硅，直至所述耐压槽和所述栅极沟槽中剩余的栅极多晶硅与所述回刻蚀后剩余的第二氧化层的表面齐平；在所述半导体衬底的表面上形成第三氧化层，所述第三氧化层覆盖所述剩余的第二氧化层的表面上，并延伸覆盖在所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面上。2.如权利要求1所述的半导体集成器件的制造方法，其特征在于，在回刻蚀所述栅极多晶硅的过程中，还同时会回刻蚀部分厚度的所述第二氧化层，进而造成sgt器件的栅氧层的损耗。3.如权利要求1所述的半导体集成器件的制造方法，其特征在于，在形成栅极沟槽、耐压槽之后，所述制造方法还包括：对所述pmos区、nmos区、nldmos区和pldmos区所对应的半导体衬底进行第一次离子注入工艺，以在所述低压器件区和所述高压器件区中形成至少三个p型深阱；对所述p型深阱所对应的半导体衬底进行第二次离子注入工艺，以在所述高压器件区中形成多个高压n阱和在所述低压器件区中形成多个低压n阱。4.如权利要求3所述的半导体集成器件的制造方法，其特征在于，在所述栅极沟槽内形成所述第一氧化层、源极多晶硅、隔离层、第二氧化层和栅极多晶硅的步骤，包括：在所述耐压槽和所述栅极沟槽的内壁上形成第一氧化层，并在形成所述第一氧化层之后，在所述耐压槽和所述栅极沟槽内填充源极多晶硅，以使填充的所述源极多晶硅的顶面与所述半导体衬底的上表面齐平；遮蔽所述耐压槽所对应的半导体衬底的表面，并回刻蚀所述栅极沟槽中的源极多晶硅和第一氧化层，以在栅极沟槽中形成所述sgt器件结构的屏蔽栅和厚氧层，之后在以回刻蚀之后的源极多晶硅和第一氧化层的顶面上形成隔离层，以及覆盖在该隔离层的表面上和剩余的栅极沟槽的内壁上的第二氧化层，其中所述第二氧化层还延伸覆盖其余暴露出的半导体衬底的表面上。5.如权利要求4所述的半导体集成器件的制造方法，其特征在于，所述第二氧化层延伸覆盖的其余暴露出的半导体衬底表面包括：所述低压器件区中相邻两个沟槽隔离结构之间所对应的半导体衬底的表面。6.如权利要求5所述的半导体集成器件的制造方法，其特征在于，在回刻蚀所述栅极多
晶硅之后，且在形成所述第三氧化层之前，所述制造方法还包括：形成遮蔽所述sgt器件区和所述高压器件区所对应的半导体衬底，且暴露所述低压器件区所对应的半导体衬底的光刻胶层，并以所述光刻胶层为掩膜，刻蚀去除所述低压器件区中所形成的第二氧化层；在去除了所述第二氧化层的低压器件区中的相邻两个沟槽隔离结构之间暴露出的半导体衬底的表面上形成第三氧化层。7.如权利要求6所述的半导体集成器件的制造方法，其特征在于，形成所述第三氧化层的工艺包括热氧化工艺。8.如权利要求1所述的半导体集成器件的制造方法，其特征在于，形成所述沟槽隔离结构的步骤包括：在所述半导体衬底内形成多个浅沟槽，填充所述浅沟槽，以形成用于隔离sgt器件区、低压器件区、高压器件区以及低压器件区、高压器件区中所包含的各mos管的所述沟槽隔离结构。9.如权利要求1所述的半导体集成器件的制造方法，其特征在于，在形成所述第三氧化层之后，所述制造方法还包括：形成栅极材料层，所述栅极材料层覆盖在整个所述半导体衬底的表面上，对所述栅极材料层进行刻蚀，以在所述低压器件区和所述高压器件区中形成相对应的栅极结构。10.如权利要求1所述的半导体集成器件的制造方法，其特征在于，所述隔离层、第一氧化层、第二氧化层和第三氧化层的材料包括二氧化硅。
技术总结
本发明提供了一种半导体集成器件的制造方法方法，应用于半导体技术领域。具体的，其通过在去除了低压器件区的厚氧形成该区域的MOS器件的栅氧的过程中，同时在SGT器件中的表面形成一层薄氧层，从而弥补在刻蚀形成SGT器件的栅极多晶硅时，由于刻蚀过程中的误差导致的SGT器件的栅氧的损伤，进而避免了SGT器件发生漏电的问题，即，提高了器件的性能。并且，本发明提供了一种可以在同一块芯片同步生产SGT分离器件和BCD功率IC器件的方法，进而避免了现有技术中需要分步分别形成所述器件之后，再将二者键合连接，而导致的二者之间的寄生Rs和Rc比较大的问题，同时也提高了SGT器件和BCD器件的性能匹配度。的性能匹配度。的性能匹配度。
