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DM368开发--毕设之硬件

这部分将参看相关的毕业论⽂设计来讲⼀下DM368的硬件部分。

参看：

扩展：

基于DM368的⾼清视频监控系统设计与实现--⽂波

⼀、系统硬件电路详细设计

3.1TMS320DM368硬件平台简介

TMS320DM368是德州仪器公司（TI）于2010年4⽉推出的新⼀代基于Davinci技术的⾼清视频处理器，内部集成了⼀颗

ARM内核和两个视频图像协处理器，同时内部还集成了⼀个视频处理⼦系统和丰富的系统外设[31]。芯⽚采⽤的65nm的制

造⼯艺技术，性能稳定，成本低，单⽚价格约为100RMB。ARM内核是基于ARM926EJ-S的RISC处理器，是整个

TMS320DM368处理器的核⼼，执⾏整个系统的控制功能。两个视频图像协处理器分别为⾼清视频编解码处理器

HDVICP(HDVideoImaggingCo-Proc胃出血的原因 essor)和MJCP(MPEG-4JPEGCo-Processor),⽀持H.264、MPEG-2、MPEG-4、

MJPEG以及VC1等视频格式的编解码[32]，HDVICP最⾼可⽀持1080p@30pfs的⾼清视频H.264格式编码，MJCP最⾼

⽀持108足球英语怎么读 0p@25pfs的MPEG4格式编码，功能⼗分强⼤。视频处理⼦系统VPSS（VideoProcessingSubsystem）中包括

视频处理前端VPFE（VideoProcessingFrontEnd）和视频处理后端VPBF（VideoProcessingBackEnd）。视频处理前

端包含有图像传感器接⼝、图像管道接⼝、图像管道，⽀持噪声过滤、视频稳定、⾃动⽩平衡、⾃动对焦、⾃动曝光、⼈脸

检测以及边缘增强等影像增强技术，可显著提升视频处理的智能化⽔平[33]。视频处理后端包括屏幕显⽰、视频编码器和数

字LCD控制器，不仅可将多个窗⼝的视频数据混合显⽰，同时还⽀持模拟SDTV、数字HDTV和数字LCD等多种形式的视

频输出。DM368内部集成了多种常⽤的外设控制器，提供了丰富的外设接⼝，可实现视频编解码应⽤中与⼤多数外设器件

的⽆缝连接。DM368的结构功能框图如图3.1所⽰。

3.1.1ARM⼦系统

ARM⼦系统中的核⼼处理器是ARM926EJ-S，采⽤32位RISC精简指令集，它的主频⾼达432MHz，⽀持Thumb扩展。

同时内置了16KB的⾼速指令缓存、8KB的⾼速数据缓存、32KB的⽚内RAM和16KB的⽚内ROM，内部资源⾮常丰富。

ARM926EJ-S可运⾏实时嵌⼊式Linux操作系统，最⾼可执⾏32位的指令和处理32位的数据，同时配备Thumb扩展。

ARM⼦系统主要⽤来管理和控制所有外设及其它⼦系统，并负责执⾏系统级的功能，如系统的初始化和设置、⽤户接⼝、

⽤户命令执⾏等任务。由于处理器采⽤流⽔线操作技术，处理器和内存系统中的所有部分可以连续协同⼯作。ARM核⼼中

的系统控制协处理器CP15主要⽤于处理各种事务[34]，例如配置和控制ARM处理器、指令和数据缓存，管理MMU以及控

制其他⼀些ARM⼦系统。通过协处理器CP15和保护模块使得ARM内核体系结构得到进⼀步增强。ARM核⼼还提供了内

存管理单元MMU（MemoryManagementUnit-MMU）,具有查表预留缓冲区的数据和程序存储,可向SymbianOS、

WindowsCE和Linux等操作系统提供其所需的虚拟存储，控制着虚拟地址到物理地址的转换、访问权限的检查、数据与指

令对区域属性进⾏的访问。MMU可进⾏控制逻辑访问、转换旁视缓冲区和转换表遍历硬件操作。另外，ARM处理器通过

DMA总线和CFG总线实现对各类控制器的管理，如时钟控制器、内存控制器、I2C通信控制器、视频处理⼦系统等。DMA

总线负责完成各个系统和模块之间的数据传输，CFG总线⽤于配置各模块的寄存器。ARM⼦系统的结构功能图如图3.2所

⽰。

3.1.2视频图像协处理器

DM368内部集成了两个硬件化的视频图像协处理器:⾼清视频图像协处理器HDVICP处理器（HDVideoImaggingCo-

Processor)和MJCP处理器（MPEG-4JPEGCo-Processor），⽀持包括H.264、MPEG-4/MPEG-2、MJPEG、JPEG等多

种格式的视频压缩，最⾼⽀持1080P，30fps的⾼清视频数据压缩。硬件化的视频协处理器不仅有效的减轻了ARM主核在

视频加速⽅⾯的压⼒，同时使得⽤户对视频压缩格式的选择提供了极⼤⽅便，能满⾜⼤多数视频压缩要求。

3.1.3视频处理⼦系统

视频处理⼦系统VPSS（VideoProcessingSubsystem）提供对输⼊的外部视频进⾏预处理的端⼝和对输出的压缩后的视频

进⾏显⽰的端⼝，分别称为视频处理前端VPFE[35]（VideoProcessingFrontEnd）和视频处理后端VPBE[36]（Video

ProcessingBackEnd）。VPFE、VPBE与DDR2/mDDR控制器之间的数据传输主要依靠缓冲逻辑和DMA系统进⾏，缓冲

逻辑和DMA系统之间通过64位带宽总线进⾏连接。VPSS的结构功能图如图3.3所⽰。

视频处理前端VPFE提供了ISIF和CMOS图像传感器和视频解码器接⼝，主要负责处理不同图像视频传感器设备采集的图像

数据。VPFE⽀持的格式包含以下⼏种：原始视频RAW格式、通⽤视频YCbCr格式以及ITUBT.656/BT.1120格式。视频处

理前端VPFE的内部结构图如图3.4所⽰。

从图中可知，VPFE包含以下4个模块：

（1）图像信号接⼝ISIF（ImageSignalInterface）

ISIF主要提供了两种接⼝，分别为图像传感器接⼝和数字视频源接⼝。图像传感器接⼝主要接受图像传感器(CCD/CMOS)

输出的Bayer格式的RAW原始数据，数字视频源接⼝主要接受视频解码器输出的多种YUV数据。ISIF⽀持master主模式

和slave从模式两种⼯作状态，在master模式下图像的PCLK、VD和HD信号由DM368向外发出，⽽salve模式下由外部

设备提供PCLK、VD和HD信号给DM368，在⼤多数的实际应⽤中采⽤slave模式。

（2）图像管道接⼝IPIPEIF(ImagePipeInterface)

IPIPEIF是图像信号接⼝ISIF和图像管道IPIPE之间的图像同步信号和数据接⼝，可以接受图像传感器输⼊的并⾏数据、

ISIF和SDRAM的数据，根据需要对这些数据进⾏预处理后传送到ISIF和IPIPE。预处理包括对图像信号PCLK、HD和VD

的重新调整使得进⼊到ISIF和IPIPE中的图像像素⼤⼩符合要求。

（3）图像管道IPIPE(ImagePipe)

IPIPE是⼀个参数化的硬件处理模块[37]，通过参数设置可以将CCD/CMOS输出的RAW原始数据转换成YCbCr4:2:2格式

或YCbCr4:2:0格式，同时还可以显⽰视频帧率和记录视频。此外，IPIPE还内置了⼀个Resizer（缩放器）模块，主要完成

对图像缩放和图像存储格式的转换，如在resize-only模式下，可对YCbCr格式的数据进⾏16位调谐。IPIPE还具有⼀些额

外的统计采集功能：直⽅图、边缘信号计算、运动⽮量补偿等。

（4）硬件3A（H3A）

硬件3A是指⾃动对焦AF（AttoFocus）、⾃动⽩平衡AWB（AutoWhiteBalance）和⾃动曝光AE（Automatic

Exposure）。它并不直接影响输⼊的图像原始数据信息，⽽是通过收集来⾃ISIF图像信号接⼝输⼊的原始图像/视频数据的

信息进⾏统计来控制⾃动对焦、⾃动⽩平衡和⾃动曝光。⾃动对焦AF引擎实现对输⼊的原始图像/视频数据提

取和过滤每个绿⾊像素，并对任⼀指定区域内的数据提供累加值或峰值数据。当使⽤⾃动对焦引擎时，指定区域是⼀个⼆维

数据块，被称为⼀个paxel。AWB/AE引擎对视频数据进⾏⼦采样后提供累加值和检查饱和值。当使⽤AE/AWB时，⼆维数

据块称为⼀个窗⼝，AFPaxels和AE/AWB窗⼝的数量、尺⼨和位置均可以编程进⾏调节。视频处理后端VPBE包括屏幕

时控系统OSD和视频编码器VENC两⼤模块，如图3.5所⽰。

1.屏幕视控系统OSD

OSD主要任务是将外部DDR2/mDDR⾥的视频和显⽰数据读取出来并将其转换为YCbCr格式，然后传送给视频编码器

VENC。OSD同时管理不同数据格式的显⽰，不同显⽰窗⼝的数据需要混合成单个的显⽰帧，并转换为YUV显⽰数据。窗

⼝显⽰使⽤固定的显⽰优先级和可选的混合或透明规则将多个窗⼝混合起来。OSD具有5层窗户，分别为：CURSOR、

OSDWIN1、OSDWIN0、VIDWIN1、VIDWIN0，优先级依次递减。若VIDWIN0和VIDWIN1窗⼝同时显⽰，可以在视频中

呈现画中画的效果。⽽VIDWIN0窗⼝单独显⽰则为HD显⽰效果。OSDWIN0和OSDWIN1作为位图窗⼝，允许⽤户在显⽰

单元上显⽰图形或图标OSDWIN1同时也可以定义为OSDWIN0的属性窗⼝，可以与OSDWIN0进⾏逐个像素混合。

2.视频数据编码VENC和数字LCD控制器

视频编码模块VENC主要是对OSD的显⽰帧转化成所期望的输出格式和信号，其内部集成了3个通道HD视频DAC和单通道

SD视频缓冲，主要产⽣包括D/A转化在内的模拟视频输出：SDTV和HDTV。SDTV⽀持的格式有compositeNTSC-M、

RGB、PAL-B/D/G/H/I、componentYPbPr、S-Video（Y/S）。HDTV⽀持的格式有⾼清525p/625p/720p/1080i、RGB、

componentYPbPr。数字LCD控制器产⽣数字RGB/YCbCr格式输出，⽀持多种数字LCD显⽰格式和标准数字YUV输出，可

连接⾼清视频编码器或DVI/HDMI接⼝设备。

3.1.4丰富的外设接⼝

DM368还提供了以下丰富的外设接⼝：

(1)图像信号输⼊接⼝ISIF，⽀持CCD/CMOS。

(2)⾳频信号输⼊输出接⼝。

(3)模拟视频输出接⼝。

(4)存储器模块接⼝。

(5)DDR2/mDDR模块接⼝。

(6)10/100Mbps/s以太⽹⽹络接⼝。

(7)2路UARTS接⼝。

(8)5路SPI接⼝。

(9)2路MMC/SD/SDIO。

(10)时钟模块25MHz⽹络时钟，12.288MHz⾳频时钟，14.31818MHz和27MHz

视频时钟，32.768MHzRTC时钟，24MHzDM368时钟。

(11)电源与复位模块

3.2视频输⼊输出接⼝设计

3.2.1视频输⼊接⼝设计

视频输⼊接⼝主要是负责对摄像头数据的采集，其允许输⼊的图像信号有CCD/CMOS输出的8/16bit的rawdata以及

8/16bit的YCbCr数据。本系统视频采集前端选⽤CCD摄像头，其输出为PAL制式模拟视频信号，需要采⽤视频解码芯⽚

对信号进⾏模数转换。系统选⽤的TVP5146芯⽚作为前端摄像头的解码芯⽚，可将模拟视频信号PAL、SCVB、NTSC、S-

video转换为YCbCr格式输出[38]。TVP5146输出的YCbCr格式⽀持10/20bit精度，⽽DM368⽀持8/16bit精度的YCbCr

输⼊，所以TVP5146选⽤8bit精度YCbCr4:2:2格式输出，低两位像素信息舍去。TVP5146解码后的视频信号不能直接送

⼊DM368的ISIF接⼝，因为其输出信号的接⼝电压为3.3V，⽽DM368端信号的电压为1.8V，所以视频信号必须通过

SN74CBT16214电压转换器转换才能送⼊DM368的图像传感器接⼝。TVP5146与DM368的ISIF接⼝连接图如图3.6所

⽰。

3.2.2视频输出接⼝设计

DM368模拟视频的输出主要包括普通的BNC输出和TVComposite输出。DM368的模拟视频接⼝控制器输出的TVOUT即为

输出的电视信号，与BNC接⼝的电视机连接。控制器输出的COMPY、COMPPB和COMPPR信号分别为⾼清模拟信号

Y/Pb/Pr信号。由于DM368输出的模拟视频信号⽆法直接驱动显⽰器，所以需要经过运算放⼤器进⾏放⼤后才能驱动显⽰。

系统采⽤两⽚OPA2357放⼤器芯⽚对COMPY、COMPPBCOMPPR和TVOUT进⾏放⼤后输出DAC1_G/Y、DAC2_B/PB、

DAC3_R/PR和TVOUT。模拟视频放⼤电路如图3.7所⽰。

3.3外部存储器模块设计

3.3.1NAND存储器模块接⼝设计

DM368内部的AFMIF[39]控制器提供异步外围存储器接⼝，可进⾏3种存储器的扩展，包括NANDFLASH、NorFLASH和

OneFLASH。下⾯对三种异步存储器的优缺点做出分析，如下表3.1所⽰。

从以上三种异步存储器的优缺点并结合系统未来上层开发对存储器容量的需求，系统选⽤NANDFLASH作为外部存储器。

NANDFLASH芯⽚采⽤Micron公司⽣产的⼤⼩为2GB的MT29F16G08FAAWC芯⽚，主要⽤来存储数据，包括Uboot启动

代码、Linux操作系统、⽂件系统及系统运⾏时产⽣的配置⽂件等信息。MT29F16G08FAAWC内部

包含两⽚MT29F8G08FAAWC，通过⽚选信号CE和CE2进⾏⽚选使能。EM_D[15..0]为数据总线，本系统中NANDFLASH

选⽤8bit模式，故只选⽤DM368的低8位进⾏地址、命令的输⼊以及数据输⼊输出。EM_A[13..0]为DM368的地址总

线，MT29F16G08FAAWC的ALE和CLE表⽰地址锁存信号和命令锁存信号，分别与EM_A1和EM_A2连接。只有当ALE和

CLE信号同时为⾼且在WE信号的上升沿时，地址信号和命令信号才被锁存到内部的地址寄存器和命令寄存器。写使能信号

EM_WE，上升沿有效。输出使能信号EM_OE与FLASH的RE信号连接，下降沿后tREA时间内数据有效。异步等待信号

EM_WAIT与FLASH的R/B信号相连，为低表⽰设备忙，为⾼表⽰设备已准备好。NANDFlash与DM368的存储器控制器

连接如图3.8所⽰。

3.3.2DDR2/mDDR模块接⼝设计

DM368内部集成了DDR2/mDDR存储控制器接⼝，这个接⼝⽀持JESD79D_2A标准的DDR2SDRAM和移动的DDR

SDRAM[40]。SDRAM不仅能够为Linux系统的运⾏提供内存，如系统软件和应⽤软件资源都需存储在DDR2内存中，并能

为DSP的正常运⾏提供连续的内存缓冲区。如对图像传感器CMOS/CCD输出的视频图像数据的缓存；视频处理前端图像格

式转换的中间缓存；视频数据的编解码缓存。系统运⾏过程中，DM368⽚内的主动存取设备如ARM、DSP、外围主控设

备、EDMA、VPSS等均需通过DDR2控制器接⼝对DDR2内存进⾏存取[41]，当DDR2控制器同时接收到多个设备的存取

请求时，将通过中央交换资源（SCR）按照设备的优先级实现分时存取。所以DDR2/mDDRSDRAM在DM368视频压缩系

统中起着举⾜轻重的作⽤，直接决定系统的性能。DM368内部集成的DDR2/mDDR存储控制器⽀持最⼤容量为

256Mbytes、最⾼时钟频率为200MHz的DDR2SDRAM。由于Linux操作系统稳定⽽流畅的运⾏需要80MB的内存空间，应

⽤层程序所开辟的缓存区⼤约需要30MB左右的内存空间[42]，并综合考虑低功耗要求等因素，本系统选⽤Micron公司⽣产

的数据宽度为16位、⼤⼩为128MBytes的DDR2800芯⽚MT47H64M16HR作为系统的“内存”芯⽚，并将其配置为

8Mbit16I/Os8banks=64M16=1Gb模式。MT47H64M16HR芯⽚的管脚定义如下表3.2所⽰。

该芯⽚与DM368的DDR2存储控制器的引脚完全兼容，16位数据线、14位地址线和3位块选择信号线均可以完全对应。由

于采⽤双端差分模式的时钟信号（CKP和CKN），该芯⽚同时具有⾼达800Mb/sd民主评议党员登记表个人小结 e双数据传输率，即在时钟信号CKP的上

升沿和CKN的下降沿分别传输⼀次数据，即每个时钟传输2个数据字。由于在DDR2控制器内部没有集成与存储器终端相匹

配的电阻，因此DM368和DDR2之间的数据线、地址线和控制线之间均需串接电阻。DDR2中均为⾼速信号线，且布线密

度较⼤，为减⼩布局、布线空间，设计中在不降低芯⽚驱动能⼒的情况下采⽤串接33欧的等值排阻以减⼩信号的震荡和反

射，使数据信号传输更加稳定。MT47H64M16与DDR控制器的连接图如图3.9所⽰。

3.3.3SD卡模块接⼝设计

SD卡作为新⼀代的的记忆设备，具有⼤容量、⾼性能、安全、体积⼩等优点，已被⼴泛应⽤于现代便携数码装置上，如个

⼈数码相机、数码摄录机和多媒体播放器。DM368内部也集成了MMC/SD控制器，其符合MMCV3.1、SDPart1物理层

V1.1和SDIOV2.0标准，⽀持2路SD卡。MMC/SD卡控制器负责ARM和EDMA控制器与MMC/SD卡之间的数据传输。SD

主控制器可⽀持SD卡和SPI两种模式。在SD卡模式下，时钟频率为0~25MHz，采⽤4根数据线传输，速度更⾼，读写速度

最⾼可达100Mbps，相⽐于USB接⼝更快。SPI模式采⽤SPI接⼝传输数据，与SD卡模式相⽐，速度很慢。本系统使⽤

SD0接⼝，采⽤SD模式保证较快的视频数据存储。SD卡接⼝的连接图如图3.10所⽰。

在MMC/SD模式下，控制器⽀持单个或多个MMC/SD卡，当多个卡被连接时，MMC/SD控制器通过数据线识别⼴播选择其

中⼀个。MMC/SD控制器管脚如下：CMD:此管脚⽤于MMC/SD控制器和卡之间的双向通信，MMC/SD控制器通过此管脚

传输命令给卡和存储卡驱动器的命令响应。DATA3~DATA0:MMC卡只使⽤数据线DATA0进⾏数据传输，SD卡采⽤四根数

据线进⾏数据传输。MMC控制寄存器（MMCCTL）通过设置WDYH位进⾏数据传输时使⽤的管脚数⽬（数据总线宽度）的

设定。CLK：MMC/SD控制器输出时钟给存储卡。

3.4外围接⼝硬件设计

3.4.1以太⽹模块设计

本系统中，Linux内核的下载、远程访问Linux主机端的TFTP/NFS（⽹络⽂件系统）以及压缩视频流的实时传输都需要以太

⽹接⼝实现。以太⽹媒体存取控制器EMAC（EthernetMediaAccessController)为压缩数据上传⽹络提供了有效的接⼝，使

得DM368与上位机之间遵循以太⽹协议进⾏数据交换传输。以太⽹接⼝主要是由EMAC控制器和电脑微信怎么换头像 物理层接⼝PHY（Physical

Layer)两⼤部分组成。DM368内部集成了以太⽹媒体存取控制器（EthernetMediaAccessController,EMAC）和物理层设备

管理数据输⼊输出模块（ManagementDataInput/Output,MDIO）。EMAC⽤于控制系统与物理层（PHY）之间的数据包

流，由于它属于OSI七层模型中的数据链路层，因此还需要外接物理层接⼝芯⽚，即可实现⽹络通信[43]。EMAC⽀持同步

10/100Mbps的传输速率，同时也⽀持硬件流控制。MDIO⽤于PHY的配置和状态监控。EMAC/MDIO包含3个主要的功能

模块：EMAC控制模块、EMAC模块和MDIO模块[44]，三者之间的逻辑框图如图3.11所⽰。

EMAC控制模块是器件内核处理器和EMAC/MDIO模块的主接⼝，其内置了8KB的内部RAM⽤于保存EMAC缓冲区中的外

部操作描述符，同时其内部包含了必要的组件以使EMAC⾼效使⽤器件内存。EMAC模块提供⾼效的处理器和⽹络之间的通

讯接⼝，⽀持半双⼯或全双⼯的10Ba-T(10Mbits/s)和100BaTX(100Mbits/s)以及全双⼯的100BaT[45]。MDIO模块可

实现IEEE802.3标准的⽹络协议串⾏管理接⼝，通狗有什么品种 过两线制的共享总线来查询和控制连接在器件上的PHY。通过MDIO模块

可配置物理层PHY的参数，状态的监控和查询结果的接受，获得协商结果，配置EMAC模块正确操作所需要的参数。

EMAC/MDIO有以下特点：

1.同步10/100/1000Mbps操作。

2.与物理层器件PHY之间的G/MII接⼝。

3.全双⼯Gbit运⾏（Gbit下不⽀持半双⼯）。

硬件错误处理。

5.8个发送通道，⽀持Round-Robin或固定优先级，保证数据传输服务质量。

6.8个带有VLANtag辨识的接受通道，保证数据接受质量。

7.可以在单个通道上选择接受⼴播帧和多播帧。

8.硬件数据流控制。

因DM368内部已集成了⽹络的数据链路层，所以系统选⽤Micrel公司⽣产的KS8001L芯⽚实现⽹络的物理层协议，进⽽构

成⼀个完整的⽹络底层。KS8001L能够实现全部的10/100M以太⽹物理层功能，⼯作电压为3.3V，核⼼电压为1.8V，内部

集成了MII接⼝和MDIO配置接⼝。KS8001与DM368以太⽹控制模块的连接图如图3.12所⽰。

MII接⼝包含三部分：数据接受接⼝（MTCLK、MTXD[3:0]、MTXEN）,数据发送接⼝（MRCLK、MRXD[3:0]、MRXDV、

MRXER),⽹络状态检测接⼝（MCOL、MCRS）。数据的发送和接受是两个独⽴的通道，有各⾃的时钟、数据和控制信号。

MDIO接⼝使⽤单独的管理数据时钟信号MDCLK，通过单根管理数据输⼊输出信号MDIO实现PHY管理数据的发送和接受。

RJ-45接⼝采⽤HR911105A接⼝电路，其内部已集成了⽹络隔离变压器和状态指⽰灯，与KS8001的6根信号线相连：接受

数据差分信号对（RX+,RX-）、发送数据差分信号对（TX+,TX-）、两个指⽰灯（Link状态指⽰，全双⼯/半双⼯模式指

⽰）。

3.4.2UART模块设计

DM368内部集成了2路UART串⼝[46]，本系统选⽤UART0作为RS232接⼝，作为系统调试接⼝。采⽤MAX3232芯⽚实

现逻辑电平的转换，其连接图如下图3.13所⽰。

3.4.3JTAG模块设计

JTAG接⼝在嵌⼊式系统开发中得到⼴泛应⽤，在⽬前的⾼端处理器（如FPGA、DSP、ARM等）射手男和处女女 上都有配备。DM368内

部集成了14针的JTAG调试接⼝，可与XDS560仿真器上的JTAG⽆缝连接,其电路连接图如图3.14所⽰。

3.4.4RTC模块设计

RTC控制器被集成到DM368内部，主要应⽤于各种⽇历事件[47]。RTC在本系统中独⽴供电，因此不受其他事件影响，⽐

如在DM368复位时其仍然能够正常⼯作。本系统中RTC接⼝电路原理图如图3.15所⽰。其中，RTCXI和RTCXO分别为

RTC晶体的输⼊和输出，⼤⼩为32.768KHz;电源1.35V和1.8V分别通过VDD12_PRTCSS和VDD18_PRTCSS⼝为

PRTCSS模块供电；VSS_32K通过50欧电阻接地。

3.4.5电源模块设计

DM368⽚上系统的电压值分布如下表3.3所⽰。

从表中可以看出，系统硬件部分共需要三种电压，分别为3.3V、1.8V和1.35V，同时系统对DM368芯⽚的的上、下电顺序

有较为严格的要求，即上电顺序为先是内核电压1.35V，接着是1.8V，最后是3.3V，下电顺序与上电顺序正好相反。为了满

⾜上述供电需求，选⽤TI公司⽣产的电源芯⽚TPS3808G01和TPS65053进⾏电源设计。TPS65053芯⽚的1.35V输出端接

⼊到TPS3808G01芯⽚的使能端SENSE，作为1.8V和3.3V的输出使能。只有当TPS65053输出1.35V电压之后，才能使

TPS3808G01芯⽚的SENSE端为⾼电平，TPS65053的使能信号EN3V3和EN1V8有效，依次输出输出1.8V和3.3V。