两侧相邻存储器单元干扰抑制的制作方法
两侧相邻存储器单元干扰抑制
背景技术：
1.便携式消费电子设备需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储器设备(在本文中也称为“非易失性存储系统”或“非易失性存储器系统”)诸如闪存存储器广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种主机电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、pda、蜂窝电话、和台式电脑、膝上型电脑以及笔记本电脑。通常，主机电子设备向非易失性存储系统提供电力。
2.非易失性半导体存储器设备包含可被编程为存储数据的非易失性存储器单元。通常，存储器单元被编程为多个数据状态。使用更多数量的数据状态允许每个存储器单元存储更多位。例如，四个数据状态可用于每个存储器单元存储两位，八个数据状态可用于每个存储器单元存储三位，16个数据状态可用于每个存储器单元存储四位等等。为了从存储器单元读回数据，通常使用读取参考电压来确定存储器单元当前处于什么数据状态。
3.除了由多状态存储器架构引起的容量增加之外，由于历史稳定地缩小存储器单元的物理尺寸，消费者还看到了显著的优点。较小的存储器单元可更密集地堆积在给定管芯区域上，从而允许用户以与较旧存储器技术相同的价格访问更多存储器容量。为了实现固定管芯尺寸具有较高存储器容量的优点，这些较小存储器单元必须更紧密地堆积在一起。然而，这样做可能导致目标存储器单元上的相邻存储器单元的更大干扰。
4.一旦存储器单元被编程，可以高度可靠性回读其编程状态十分重要。然而，由于包括来自相邻存储器单元的干扰的因素，所感测的编程状态有时可能与预期编程状态不同。如果较小存储器单元更紧密地堆积在一起，则来自相邻存储器单元的这种干扰增加。
附图说明
5.类似编号的元件是指不同附图中的共同部件。
6.图1a是连接到主机的存储系统的一个实施方案的框图。
7.图1b是前端处理器电路的一个实施方案的框图。
8.图2a是后端处理器电路的一个实施方案的框图。
9.图2b是存储器封装件的一个实施方案的框图。
10.图3a是存储器管芯的一个实施方案的功能框图。
11.图3b是集成存储器组件的一个实施方案的功能框图。
12.图4a描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视图。
13.图4b描绘了堆叠在衬底上的集成存储器组件的一个实施方案的侧视图。
14.图5是可包括存储器结构的单片三维存储器阵列的一个示例性实施方案的一部分的透视图。
15.图6a是解释存储器结构的一个示例性组织的框图。
16.图6b是描绘来自存储器结构的一个块的一部分的顶视图的框图。
17.图6c描绘了三维存储器结构的一个实施方案的一部分，其示出了沿图6b的线aa的剖视图。
18.图6d描绘了图6c的包括竖直列632的一部分的区域629的剖视图。
19.图7是描述用于对组织成阵列的存储器单元的nand串进行编程的过程的一个实施方案的流程图。
20.图8a示出了当每个存储器单元存储三位数据时用于存储器阵列的示例性阈值电压分布。
21.图8b描绘了用于图8a的每单元三位示例的多阶段编程的一个实施方案。
22.图9描绘了模糊-精细编程的一个实施方案的阈值vt分布。
23.图10是提供使用模糊-精细编程过程对存储器单元块进行编程的进一步细节的流程图。
24.图11以图形方式解释了nwi和侧向dr两个概念。
25.图12a描绘了vt分布以示出侧向dr的影响。
26.图12b示出了存储器单元的vt分布以便进一步解释nwi。
27.图13描绘了两侧相邻存储器单元干扰抑制的过程的流程图的一个实施方案。
28.图14描绘了感测相邻存储器单元并存储状态信息的过程的一个实施方案。
29.图15描绘了在过程的一个实施方案中施加到字线的电压的时序图。
30.图16a至图16d是涵盖结合图15所讨论的四种情况的实施方案的流程图。
31.图17是确定和使用llr同时抑制两侧相邻单元干扰的过程的一个实施方案的流程图。
具体实施方式
32.现在将参考附图来描述本发明的技术，在各实施方案中，这些附图涉及非易失性存储系统中的两侧相邻存储器单元干扰抑制。非易失性存储系统中的基本存储单元是存储器单元。可通过将电荷存储在存储器单元中来将存储器单元编程为数据状态。例如，可通过将电荷编程到电荷存储区诸如电荷捕集层中来将nand存储器单元的阈值电压设置为目标电平。存储在电荷捕集层中的电荷量建立存储器单元的阈值电压(vt)。
33.由于与一个或多个相邻存储器单元相关联的电荷，可能发生与目标存储器单元相关联的vt的实际偏移和/或表观偏移。为了考虑vt的实际偏移和/或表观偏移，可基于目标存储器单元两侧上的相邻单元的不同可能条件来施加不同的补偿。在本文中，“相邻存储器单元”意指与目标存储器单元直接相邻的单元。在一些实施方案中，目标存储器单元和两个相邻存储器单元位于同一nand串上。在一些实施方案中，目标存储器单元连接到目标字线，一个相邻单元连接到第一相邻字线，并且另一个相邻单元连接到第二相邻字线。在本文中，“相邻字线”意指与目标字线直接相邻的字线。在一些实施方案中，通过字线顺序地对存储器单元进行编程。因此，编程顺序可以是例如wln-1、wln、wln+1等。出于讨论的目的，wln可被称为目标字线。
34.在一些情况下，在完成对目标存储器单元的编程之后对相邻存储器单元进行编程可改变目标存储器单元的表观vt。前述干扰在本文中可被称为近字线干扰(nwi)。当对相邻单元进行编程时，由于由注入到相邻单元的电荷捕集层中的电荷引入的电场，nwi可使目标
存储器单元的表观vt偏移。
35.在一些情况下，存储在相邻存储器单元上的电荷可改变目标存储器单元的实际vt。前述干扰在本文中可被称为侧向数据保留(侧向dr)。侧向dr是捕集的电子或空穴从单元到单元或从单元到在单元之间的区域的偏移。这种偏移发生在电荷捕集层中，因为电子和空穴可在电荷捕集层中在小范围内四处移动。侧向dr取决于存储在相邻存储器单元的电荷捕集层中的电荷量。更多的电荷(以及因此更高的vt)导致对目标存储器单元的更大干扰。
36.存储系统的一个实施方案补偿nwi和侧向dr两者。在一个实施方案中，对nwi的补偿针对在完成要读取的目标存储器单元的编程之后进行编程的相邻存储器单元。在一个实施方案中，对侧向dr的补偿针对在完成目标存储器单元的编程之前完成编程的相邻存储器单元。因此，当读取连接到目标字线的存储器单元时，存储系统补偿连接到第一相邻字线的相邻单元的nwi并且补偿连接到第二相邻字线的相邻单元的侧向dr。
37.存储系统的一个实施方案通过向目标字线施加合适幅值的读取参考电压来补偿侧向dr，并且通过向前述第一相邻字线施加合适幅值的读取通过电压来补偿nwi。在一个实施方案中，对侧向dr的补偿量取决于相邻存储器单元的数据状态。当相邻单元具有更多的存储电荷时，可施加对侧向dr的更大补偿，这可对应于更高的vt。在一个实施方案中，对nwi的补偿量取决于相邻存储器单元的数据状态。当相邻单元在完成目标单元的编程之后进行编程时，可施加对nwi的更大补偿。
38.组合的nwi补偿与侧向dr补偿改善了vt裕度。组合的nwi补偿与侧向dr补偿降低了误码率(ber)。nwi补偿尤其可用于施加到在完成目标单元的编程之后进行编程的相邻存储器单元。然而，对于在完成目标单元的编程之前完成编程的相邻存储器单元，nwi补偿可能不太有用。因此，在实施方案中，nwi补偿仅施加到前述第一相邻字线。此外，施加到目标字线的侧向dr补偿基于前述第二相邻字线上的相邻单元的数据状态。
39.应当理解，本发明可体现为许多不同形式并且不应解释为限于本文所阐述的实施方案。相反，提供了这些实施方案，使得本公开将是周密且完整的，并且将充分地将本发明传达给本领域的技术人员。实际上，本发明旨在覆盖这些实施方案的另选方案、修改和等同物，这些均包括在由所附权利要求书所限定的本发明的范围和实质内。此外，在本发明的以下具体实施方式中，给出了许多具体细节，以便提供对本发明的周密理解。然而，对于本领域的普通技术人员将显而易见的是，本发明可在没有此类具体细节的情况下被实施。
40.图1a至图6d描述了可用于实现本文所公开的技术的存储系统的一个示例。
41.图1a是连接到主机120的存储系统100的一个实施方案的框图。存储系统100可实现本文所公开的技术。许多不同类型的存储系统可与本文所公开的技术一起使用。一个示例性存储系统为固态驱动器(“ssd”)；然而，也可以使用其他类型的存储系统。存储系统100包括存储器控制器102、用于存储数据的存储器封装件104和本地存储器(例如，dram/reram)106。存储器控制器102包括前端处理器电路(fep)110和一个或多个后端处理器电路(bep)112。在一个实施方案中，fep电路110在asic上实现。在一个实施方案中，每个bep电路112在单独asic上实现。用于bep电路112和fep电路110中的每一者的asic在同一半导体上实现，使得存储器控制器102被制造为片上系统(“soc”)。fep110和bep 112均包括其本身的处理器。在一个实施方案中，fep 110和bep 112按主从配置运行，其中fep 110是主设备，并
且每个bep 112是从设备。例如，fep电路110实现闪存转换层，该闪存转换层执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转换、与主机的通信、dram(本地易失性存储器)的管理以及ssd(或其他非易失性存储系统)的整体操作的管理。bep电路112根据fep电路110的请求来管理存储器封装件104中的存储器操作。例如，bep电路112可进行读取、擦除和编程过程。另外，bep电路112可执行缓冲器管理，设置fep电路110所需的特定电压电平，执行纠错(ecc)，控制到存储器封装的切换模式接口等。在一个实施方案中，每个bep电路112负责其本身的一组存储器封装。存储器控制器102是控制电路的一个示例。
42.在一个实施方案中，存在多个存储器封装件104。每个存储器封装件104可包括一个或多个存储器管芯。在一个实施方案中，存储器封装件104中的每个存储器管芯利用nand闪存存储器(包括二维nand闪存存储器和/或三维nand闪存存储器)。在其他实施方案中，存储器封装件104可以包括其他类型的存储器；例如，存储器封装件可以包括相变存储器(pcm)存储器。
43.在一个实施方案中，存储器控制器102使用接口130与主机120通信，该接口通过pci express(pcie)实现nvm express(nvme)。为了与存储系统100一起运行，主机120包括经由总线128进行通信的主机处理器122、主机存储器124和pcie接口126。主机存储器124是主机的物理存储器，并且可以是dram、sram、非易失性存储器或另一类型的存储装置。主机120在存储系统100外部并之分开。在一个实施方案中，存储系统100嵌入主机120中。
44.图1b是fep电路110的一个实施方案的框图。图1b示出了与主机120通信的pcie接口150，以及与该pcie接口通信的主机处理器152。主机处理器152可以是本领域中已知的适于实现的任何类型的处理器。主机处理器152与片上网络(noc)154通信。noc是集成电路上的通信子系统，通常在soc中的核心之间。noc可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。noc技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，noc提高了soc的可扩展性以及复杂soc的功率效率。noc的导线和链路由许多信号共享。由于noc中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，noc提供增强的性能(诸如吞吐量)和可扩展性。连接到noc 154并且与noc 154通信的是存储器处理器156、sram 160和dram控制器162。dram控制器162用于操作dram(例如，dram 106)并且与该dram通信。sram 160是由存储器处理器156使用的本地ram存储器。存储器处理器156用于运行fep电路并且执行各种存储器操作。与noc通信的还有两个pcie接口164和166。在图1b的实施方案中，存储器控制器102包括两个bep电路112；因此，存在两个pcie接口164/166。每个pcie接口与bep电路112中的一个通信。在其他实施方案中，可存在多于或少于两个bep电路112；因此，可存在多于两个pcie接口。
45.图2a是bep电路112的一个实施方案的框图。图2a示出了用于与fep电路110通信(例如，与图1b的pcie接口164和166中的一者通信)的pcie接口200。pcie接口200与两个noc 202和204通信。在一个实施方案中，两个noc可被组合成一个大的noc。每个noc(202/204)通过xor引擎(224/254)、ecc引擎(226/256)连接到sram(230/260)、缓冲器(232/262)、处理器(220/250)和数据路径控制器(222/252)。
46.ecc引擎226/256用于执行纠错，如本领域所知。在本文中，ecc引擎226/256可被称
为控制器ecc引擎。xor引擎224/254用于对数据执行xor，使得可在存在编程错误的情况下以可恢复的方式组合和存储数据。在一个实施方案中，xor引擎224/254能够恢复使用ecc引擎226/256无法解码的数据。
47.数据路径控制器222连接到存储器接口228，以用于经由四个信道与集成存储器组件通信。因此，顶部noc 202与用于与集成存储器组件通信的四个信道的存储器接口228相关联，并且底部noc 204与用于与集成存储器组件通信的四个附加信道的存储器接口258相关联。在一个实施方案中，每个存储器接口228/258都包括四个切换模式接口(tm接口)、四个缓冲器和四个调度器。对于信道中的每一个存在一个调度器、缓冲器和tm接口。处理器可以是本领域中已知的任何标准处理器。数据路径控制器222/252可以是处理器、fpga、微处理器、或其他类型的控制器。xor引擎224/254和ecc引擎226/256是专用的硬件电路，称为硬件加速器。在其他实施方案中，xor引擎224/254、ecc引擎226/256可在软件中实现。调度器、缓冲器和tm接口是硬件电路。在其他实施方案中，存储器接口(用于与存储器管芯通信的电路)可以为与图2a所描绘不同的结构。另外，具有与图1b和图2a不同的结构的控制器也可以与本文描述的技术一起使用。
48.图2b是包括连接到存储器总线(数据线和芯片使能线)322的多个存储器管芯300的存储器封装件104的一个实施方案的框图。存储器总线322连接到切换模式接口228以用于与bep电路112的tm接口通信(参见例如图2a)。在一些实施方案中，存储器封装件可以包括连接到存储器总线和tm接口的小控制器。总之，存储器封装件104可具有8个或16个存储器管芯；然而，也可以实现其他数量的存储器管芯。本文描述的技术不限于任何特定数量的存储器管芯。
49.图3a是存储器管芯300的一个实施方案的功能框图。图2b的一个或多个存储器管芯300中的每个管芯都可以实现为图3a的存储器管芯300。图3a中描绘的部件为电路。在一个实施方案中，每个存储器管芯300包括存储器结构326、控制电路310、读/写电路328和解码器324/332，所有这些都是电路。存储器结构326能够经由行解码器324由字线来寻址，并且经由列解码器332由位线来寻址。读/写电路328包括多个感测块340(该多个感测块包括sb1、sb2、
…
、sbp(感测电路))并且允许多个存储器单元中的一个(或多个)数据页面被并行读取或并行编程。在一个实施方案中，每个感测块都包括感测放大器和连接到位线的一组锁存器。锁存器存储要写入的数据和/或已读取的数据。感测块包括位线驱动器。
50.命令和数据经由存储器控制器接口315(也称为“通信接口”)在控制器102与存储器管芯300之间传输。存储器控制器接口315是用于与存储器控制器102通信的电接口。存储器控制器接口315的示例包括切换模式接口和开放nand闪存接口(onfi)。也可以使用其他i/o接口。例如，存储器控制器接口315可实现切换模式接口，该切换模式接口连接到存储器控制器102的存储器接口228/258的切换模式接口。在一个实施方案中，存储器控制器接口315包括连接到存储器总线322的一组输入和/或输出(i/o)引脚。在一个实施方案中，存储器总线322作为切换模式接口的一部分连接到存储器控制器102。
51.控制电路310与读/写电路328协作以在存储器结构326上执行存储器操作(例如，写入、读取、擦除等)。在一个实施方案中，控制电路310包括状态机312、片上地址解码器314、功率控件316、存储器控制器接口315和存储区318。状态机312提供存储器操作的管芯级控制。在一个实施方案中，状态机312可由软件编程。在其他实施方案中，状态机312不使
用软件并且完全地在硬件(例如，电子电路)中实现。在一些实施方案中，状态机312可以被微控制器或微处理器替换。在一个实施方案中，控制电路310包括缓冲器诸如寄存器、rom熔丝和用于存储默认值诸如基极电压和其他参数的其他存储设备。默认值和其他参数可存储在存储器结构326的区域中(例如，结构参数存储装置326a)。这些默认值可不时地更新。
52.片上地址解码器314提供控制器102所用的地址和解码器324和332所用的硬件地址之间的地址接口。功率控件316控制在存储器操作期间提供给字线和位线的功率和电压。功率控件316可包括用于产生电压的电荷泵。
53.存储区318可用于存储用于操作存储器结构326的参数。存储区318可包括易失性或非易失性存储器。在一些实施方案中，参数包括读取参考电压。在一个实施方案中，存储区318包含将sw与ber关联的查表。存储器结构326具有存储区326a，该存储区也可包含用于操作存储器结构326的参数的副本。在一些实施方案中，当存储器管芯300通电时，参数从存储区326a复制到存储区318。
54.出于本文件的目的，控制电路310单独地或与读/写电路328和解码器324/332相结合地包括连接到存储器结构326的控制电路。控制电路是执行下面在流程图中描述的功能的电路。在其他实施方案中，控制电路可仅由控制器102(或其他控制器)组成，该控制器是与软件(例如，固件)相结合的电路，执行下面在流程图中描述的功能。在一个实施方案中，控制电路是控制器，其中控制器是不使用硬件的电路。在另一个替代方案中，控制电路包括控制器102和控制电路310，它们执行下面在流程图中描述的功能。在另一个实施方案中，控制电路单独地或与控制器102相结合地包括状态机312(和/或微控制器和/或微处理器)。在另一个替代方案中，控制电路包括控制器102、控制电路310、读/写电路328和解码器324/332，它们执行下面在流程图中描述的功能。在其他实施方案中，控制电路包括操作非易失性存储器的一个或多个电路。
55.在一个实施方案中，存储器结构326包括非易失性存储器单元的单片三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，存储器结构326的非易失性存储器单元包括具有电荷捕集材料的竖直nand串，诸如例如在美国专利9,721,662中所述的，该专利全文以引用方式并入本文。在另一个实施方案中，存储器结构326包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮栅的nand闪存存储器单元，诸如例如在美国专利9,082,502中所述的，该专利全文以引用方式并入本文。也可使用其他类型的存储器单元(例如，nor型闪存存储器)。
56.包括在存储器结构326中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器单元技术可用于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。适用于存储器结构326的存储器单元的技术的其他示例包括reram存储器、磁阻存储器(例如，mram、自旋转移扭矩mram、自旋轨道扭矩mram)、相变存储器(例如，pcm)等。用于存储器结构326的架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等。
57.reram、或pcmram、交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由x线和y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包
括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
58.磁阻存储器(mram)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
59.相变存储器(pcm)利用了硫属化合物玻璃的独特性能。一个实施方案使用ge2sb2te5合金，以通过电加热相变材料来实现相变。编程剂量是不同幅值和/或长度的电脉冲，从而导致相变材料的不同电阻值。
60.本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
61.图3b描绘了集成存储器组件306的一个实施方案的功能框图。集成存储器组件306可用于存储系统100中的存储器封装件104中。在一个实施方案中，集成存储器组件306包括两种类型的半导体管芯(或更简洁地，“管芯”)。存储器结构管芯302包括存储器结构326。存储器结构326可包含非易失性存储器单元。控制管芯304包括控制电路310。在一些实施方案中，控制管芯304被配置为连接到存储器结构管芯302中的存储器结构326。例如，控制电路310被配置为连接到存储器结构管芯302中的存储器结构326中的非易失性存储器单元。在一些实施方案中，存储器结构管芯302和控制管芯304接合在一起。控制电路310包括状态机312、地址解码器314、功率控件316、存储器控制器接口315、存储区318和ecc引擎330。存储区可存储参数，诸如读取参考电压。控制电路310还包括读/写电路328。在另一个实施方案中，读/写电路328的一部分位于控制管芯304上，并且读/写电路328的一部分位于存储器结构管芯302上。如本文所用的术语装置可包括但不限于存储器管芯300、控制管芯304、存储器封装件104、存储系统100、存储器控制器102或包括存储系统100的主机系统120。
62.ecc引擎330被配置为对码字进行解码和纠错。在本文中，ecc引擎330可被称为管芯上ecc引擎。在一个实施方案中，管芯上ecc引擎330被配置为将来自存储器控制器102的数据位编码成包含数据位和奇偶校验位的码字。控制电路将该码字存储在存储器结构326中。在一个实施方案中，管芯上ecc引擎330被配置为对从存储器结构326读回的码字进行解码。
63.控制管芯304的控制电路310中的部件的任何子集可被视为控制电路。在另一个替代方案中，控制电路包括控制器102以及控制管芯304的控制电路310，它们执行下面在流程图中描述的功能。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程的控制器是控制电路的一个示例。控制电路可以包括处理器、pga(可编程门阵
列)、fpga(现场可编程门阵列)、asic(专用集成电路)、集成电路或其他类型的电路。
64.通路352是控制电路310中的一个或多个部件和存储器结构管芯302上的存储器结构之间的通路。通路可用于提供或接收信号(例如，电压、电流)。通路包括导电路径。通路可以包括但不限于可以传输或载送电信号的接合焊盘、金属互连件、通孔、晶体管、导电材料和其他材料中的一者或多者。可使用通路从功率控件316向连接到在存储器结构326中被读取的存储器单元的所选择的字线提供读取参考电压。
65.在一个实施方案中，集成存储器组件306包括连接到存储器总线322的一组输入和/或输出(i/o)引脚。存储器总线322被描绘为连接到存储器控制器接口315。
66.在一些实施方案中，集成存储器组件306中存在多于一个控制管芯304和多于一个存储器结构管芯302。在一些实施方案中，集成存储器组件306包括多个控制管芯304和多个存储器结构管芯302的堆叠。图4a描绘了堆叠在衬底402上的集成存储器组件306(例如，包括控制管芯304和存储器结构管芯302的堆叠)的一个实施方案的侧视图。集成存储器组件306具有三个控制管芯304和三个存储器结构管芯302。在一些实施方案中，存在多于三个存储器结构管芯302和多于三个控制管芯304。
67.每个控制管芯304附连(例如，接合)到存储器管芯302中的至少一个存储器管芯。描绘了接合焊盘470、474中的一些接合焊盘。可能有更多的接合焊盘。接合在一起的两个管芯302、304之间的空间填充有固态层448，该固态层可由环氧树脂或其他树脂或聚合物形成。该固态层448保护了管芯302、304之间的电连接，并进一步将管芯固定在一起。各种材料可用作固态层448，但在实施方案中，该材料可以是来自henkel公司的hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。
68.集成存储器组件306可例如以阶梯式偏移堆叠，使得每一级处的接合焊盘不被覆盖并且能够从上方触及。连接到接合焊盘的引线接合部406将控制管芯304连接到衬底402。多个此类引线接合部可在每个控制管芯304的宽度上形成(即，形成到图4a的页面中)。
69.存储器管芯硅通孔(tsv)412可用于将信号路由穿过存储器结构管芯302。控制管芯硅通孔(tsv)414可用于将信号路由穿过控制管芯304。可在半导体管芯302、304中的集成电路形成之前、期间或之后形成tsv412、414。可通过蚀刻穿过晶圆的孔来形成tsv。然后，可将这些孔衬有防金属扩散的阻挡。阻挡层又可以衬有种子层，并且种子层可以镀有电导体，诸如铜，尽管可以使用其他合适的材料，诸如铝、锡、镍、金、掺杂的多晶硅以及合金或其组合。
70.焊球408可任选地附连到衬底402的下表面上的接触焊盘410。焊球408可用于将集成存储器组件306以电气方式和机械方式耦接到主机设备诸如印刷电路板。在集成存储器组件306将用作lga封装件的情况下，可省略焊球408。焊球408可形成集成存储器组件306与存储器控制器102之间的接口的一部分。
71.图4b描绘了堆叠在衬底402上的集成存储器组件306的一个实施方案的侧视图。集成存储器组件306具有三个控制管芯304和三个存储器结构管芯302。在一些实施方案中，存在多于三个存储器结构管芯302和多于三个控制管芯304。在该示例中，每个控制管芯304接合到至少一个存储器结构管芯302。任选地，控制管芯304可接合到两个存储器结构管芯302。
72.描绘了接合焊盘470、474中的一些接合焊盘。可能有更多的接合焊盘。接合在一起
的两个管芯302、304之间的空间填充有固态层448，该固态层可由环氧树脂或其他树脂或聚合物形成。与图4a中的示例相比，图4b中的集成存储器组件306没有阶梯式偏移。存储器管芯硅通孔(tsv)412可用于将信号路由穿过存储器结构管芯302。控制管芯硅通孔(tsv)414可用于将信号路由穿过控制管芯304。
73.焊球408可任选地附连到衬底402的下表面上的接触焊盘410。焊球408可用于将集成存储器组件306以电气方式和机械方式耦接到主机设备诸如印刷电路板。在集成存储器组件306将用作lga封装件的情况下，可省略焊球408。
74.如上面已经简要讨论的，控制管芯304和存储器结构管芯302可接合在一起。每个管芯302、304上的接合焊盘可用于将两个管芯接合在一起。在一些实施方案中，在所谓的cu-cu接合工艺中，接合焊盘在没有焊料或其他附加材料的情况下直接彼此接合。在cu-cu接合工艺中，接合焊盘被控制为高度平坦的，并且形成在高度受控的环境中，该环境基本上没有环境颗粒，否则该环境颗粒可能沉积在接合焊盘上并阻止紧密接合。在这种适当控制的条件下，接合焊盘对准并彼此压靠，以基于表面张力形成相互接合。这种接合可以在室温下形成，尽管也可以施加热量。在使用cu-cu接合的实施方案中，接合焊盘可以是大约5μm见方，并且以5μm到5μm的间距彼此隔开。虽然该工艺在本文中被称为cu-cu接合，但是该术语也可以适用于接合焊盘由除铜之外的材料形成的情况。
75.当接合焊盘的面积小时，可能难以将半导体管芯接合在一起。通过在包括接合焊盘的半导体管芯的表面上提供膜层，可以进一步减小接合焊盘的尺寸和间距。膜层设置在接合焊盘周围。当管芯被放在一起时，接合焊盘可以彼此接合，并且各个管芯上的膜层可以彼此接合。这种接合技术可以称为混合接合。在使用混合接合的实施方案中，接合焊盘可以是大约5μm见方，并且以1μm到5μm的间距彼此隔开。可以使用接合技术来提供具有更小尺寸和间距的接合焊盘。
76.一些实施方案可以在管芯302、304的表面上包括膜。如果最初没有提供这样的膜，则可以用环氧树脂或其他树脂或聚合物在底部填充管芯之间的空间。底部填充材料可作为液体施加，然后使其硬化为固态层。该底部填充的步骤保护了管芯302、304之间的电连接，并进一步将管芯固定在一起。各种材料可用作底部填充材料，但在实施方案中，底部填充材料可以是来自henkel公司的hysol环氧树脂，该公司在美国加利福尼亚州设有办事处。
77.图5是可包括存储器结构326的单片三维存储器阵列的一个示例性实施方案的一部分的透视图，该存储器结构包括多个非易失性存储器单元。例如，图5示出了包括存储器的一个块的一部分。所描绘的结构包括位于交替的介电层和导电层的堆叠上方的一组位线bl，其中竖直列材料延伸穿过介电层和导电层。出于示例目的，将介电层中的一个介电层标记为d，并且将导电层(也被称为字线层)中的一个导电层标记为w。字线层包含连接到存储器单元的一个或多个字线。例如，字线可以连接到存储器单元的控制栅极。交替的介电层和导电层的数量可基于具体实施要求而变化。一组实施方案包括108-304个交替的介电层和导电层。一个示例实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可以使用多于或少于108-304个层。在一个实施方案中，交替的介电层和导电层被局部互连件li分成四个“指状部”或子块。图5示出了两个指状部和两个局部互连件li。源极线层sl位于交替的介电层和字线层下方。竖直列材料(也称为存储器孔)形成在交替的介电层和导电层的堆叠中。例如，其中一个竖直列/存储器孔被标记为mh。需注意，在图5中，介电层
被描绘为透视图，使得读者可以看到定位在交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷俘获材料的材料填充竖直列/存储器孔以创建存储器单元的竖直列来形成nand串。每个存储器单元可以存储一个或多个数据位。下面参考图6a至图6d提供了三维单片存储器结构326的更多细节。
78.图6a是解释存储器结构326的一个示例性组织的框图，该存储器结构被分成两个平面602和604。然后，将每个平面分成m个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。在一个实施方案中，对于两个平面存储器，块id通常使得偶数块属于一个平面，而奇数块属于另一个平面；因此，平面602包括块0、2、4、6
…
，而平面604包括块1、3、5、7
…
。在一个实施方案中，存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可以出于其他原因将存储器单元分组为块，诸如为了组织存储器结构326以启用信令和选择电路。
79.图6b至图6d描绘了示例性3d nand结构。图6b是描绘来自存储器结构326的一个块的一部分的顶视图的框图。图6b中描绘的块的部分对应于图6a的块2中的部分606。从图6b中可以看出，图6b中描绘的块沿633的方向延伸。在一个实施方案中，存储器阵列将具有60个层。其他实施方案具有少于或多于60个层。然而，图6b仅示出了顶层。
80.图6b描绘了表示竖直列的多个圆圈。竖直列中的每个列包括多个选择晶体管和多个存储器单元。在一个实施方案中，每个竖直列实现一个nand串。例如，图6b描绘了竖直列622、632、642和652。竖直列622实现nand串682。竖直列632实现nand串684。竖直列642实现nand串686。竖直列652实现nand串688。下面提供了竖直列的更多细节。由于图6b中描绘的块在箭头633的方向上和在箭头633的方向上延伸，因此该块包括比图6b中描绘的更多的竖直列。
81.图6b还描绘了一组位线615，包括位线611、612、613、614、
…
、619。图6b示出了二十四个位线，因为仅描绘了该块的一部分。设想的是，多于二十四个位线连接到该块的竖直列。表示竖直列的每个圆圈都有一个“x”以指示其与一个位线连接。例如，位线614连接到竖直列622、632、642和652。
82.图6b中描绘的块包括一组局部互连件662、664、666、668和669，该组局部互连件将各个层连接到在竖直列下方的源极线。局部互连件662、664、666、668和669还用于将块的每个层分为四个区域；例如，图6b中描绘的顶层被分成区域620、630、640和650，这些区域被称为指状部或子块。在块的实现存储器单元的层中，这四个区域被称为字线子块，它们被局部互连件分开。在一个实施方案中，位于块的公共级上的字线子块在块的端部处连接在一起以形成单一字线。在另一个实施方案中，位于同一级上的字线子块不连接在一起。在一个示例性实施方式中，位线仅连接到区域620、630、640和650中的每一者中的一个竖直列。在该实施方式中，每个块具有十六行活动列，并且每个位线连接到每个块中的四个行。在一个实施方案中，连接到公共位线的所有四个行都连接到同一字线(经由位于同一级上的连接在一起的不同字线子块)；因此，系统使用源极侧选择线和漏极侧选择线来选择要进行存储器操作(编程、验证、读取和/或擦除)的四个中的一个(或另一个子集)。
83.尽管图6b示出了在块中每个区域具有四行竖直列、四个区域和十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可包括每个块更多或更少的区域、每个区域更多行或更少行的竖直列、以及每个块更多行或更少行的竖直列。
84.图6b还示出了竖直列是交错的。在其它实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。
85.图6c描绘了三维存储器结构326的一个实施方案的一部分，其示出了沿图6b的线aa的剖视图。该剖视图切穿竖直列632和634以及区域630(参见图6b)。图6c的结构包括四个漏极侧选择层sgd0、sgd1、sgd2和sgd3；四个源极侧选择层sgs0、sgs1、sgs2和sgs3；四个虚设字线层dd0、dd1、ds0以及ds1；以及四十八个数据字线层wll0至wll47，该数据字线层用于连接到数据存储器单元。其他实施方案可实现多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于四个虚设字线层以及多于或少于四十八个字线层(例如，96个字线层)。竖直列632和634被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施方案中，每个竖直列都包括了nand串。例如，竖直列632包括nand串684。在竖直列和下面列出的层之下的是衬底101、衬底上的绝缘膜654以及源极线sl。竖直列632的nand串在堆叠的底部处具有源极端并且在堆叠的顶部处具有漏极端。与图6b一致，图6c示出了经由连接器617连接到位线614的竖直列632。还描绘了局部互连件664和666。
86.为了便于引用，漏极侧选择层sgd0、sgd1、sgd2和sgd3；源极侧选择层sgs0、sgs1、sgs2和sgs3；虚设字线层dd0、dd1、ds0和ds1；以及字线层wll0-wll47被统称为导电层。在一个实施方案中，导电层由tin和钨的组合制成。在其他实施方案中，可以使用其他材料形成导电层，诸如掺杂的多晶硅、金属(诸如钨或金属硅化物)。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层dl0至dl59。例如，介电层dl49在字线层wll43上方并且在字线层wll44下方。在一个实施方案中，介电层由sio2制成。在其他实施方案中，可以使用其他介电材料形成介电层。
87.非易失性存储器单元沿竖直列形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在nand串中。字线层wll0至wll47连接到存储器单元(也被称为数据存储器单元)。虚设字线层dd0、dd1、ds0以及ds1连接到虚设存储器单元。虚设存储器单元不存储用户数据，而数据存储器单元有资格存储用户数据。漏极侧选择层sgd0、sgd1、sgd2和sgd3用于将nand串与位线电连接和断开。源极侧选择层sgs0、sgs1、sgs2和sgs3用于将nand串与源极线sl电连接和断开。
88.在一些实施方案中，顺序地读取字线，这意味着从低到高(例如，wll0到wll47)或从高到低(例如，wll47到wll0)读取字线。当顺序读取时，不需要读取整组字线。本文公开了用于在顺序读取期间对由目标存储器单元上的相邻存储器单元引起的干扰提供补偿的技术。
89.在一些实施方案中，单个字线的读取被分解成子块的单独读取。再次参见图6b，块被分成四个子块620、630、640、650。因此，在读取相邻字线层上的四个子块之前，可读取一个字线层上的四个子块。在一些实施方案中，数据状态信息用于在子块的基础上提供补偿。例如，针对四个子块620至650中的每一者，保留wll35处的存储器单元的数据状态信息。然后，当读取wll36的子块620时，wll35处的子块620的数据状态信息用于补偿来自wll35处的子块620中的相邻存储器单元的干扰，当读取wll36的子块630时，wll35处的子块630的数据状态信息用于补偿来自wll35处的子块620中的相邻存储器单元的干扰，等等。
90.图6d描绘了图6c的包括竖直列632的一部分的区域629的剖视图。在一个实施方案中，竖直列是圆形的并包括四个层；然而，在其他实施方案中，可包括多于或少于四个层，并
且可使用其他形状。在一个实施方案中，竖直列632包括由诸如sio2的电介质制成的内芯层670。也可以使用其他材料。包围内芯670的是多晶硅沟道671。也可以使用除了多晶硅之外的材料。需注意，沟道671连接到位线。包围沟道671的是隧穿电介质672。在一个实施方案中，隧穿电介质672具有ono结构。包围隧穿电介质672的是电荷捕集层673，诸如(例如)氮化硅。也可以使用其他存储器材料和结构。本文所述的技术不限于任何特定材料或结构。
91.图6d描绘了介电层dll49、dll50、dll51、dll52和dll53，以及字线层wll43、wll44、wll45、wll46和wll47。字线层中的每个字线层包括由氧化铝层677包围的字线区域676，该氧化铝层由阻挡氧化物(sio2)层678包围。字线层与竖直列的物理相互作用形成存储器单元。因此，在一个实施方案中，存储器单元包括沟道671、隧穿电介质672、电荷捕集层673、阻挡氧化物层678、氧化铝层677以及字线区域676。例如，字线层wll47和竖直列632的一部分构成存储器单元mc1。字线层wll46和竖直列632的一部分构成存储器单元mc2。字线层wll45和竖直列632的一部分构成存储器单元mc3。字线层wll44和竖直列632的一部分构成存储器单元mc4。字线层wll43和竖直列632的一部分构成存储器单元mc5。在其他架构中，存储器单元可具有不同结构；然而，存储器单元仍将仍然是存储单元。
92.需注意，电荷捕集层673可从nand串的一端延伸到另一端，并且因此在本文中可被称为连续电荷捕集层。当对存储器单元进行编程时，电子存储在电荷捕集层673的与存储器单元相关联的一部分中。响应于字线区域676上的适当电压，这些电子通过隧穿电介质672从沟道671被吸引到电荷捕集层673中。存储器单元的vt与存储电荷量成比例地增加。在一个实施方案中，通过电子的福勒-诺得海姆(fowler-nordheim)隧穿到电荷捕集层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(gidl)的物理机制的空穴注入到电荷捕集层中来实现擦除。
93.图7是描述用于对存储器单元的nand串进行编程的过程700的一个实施方案的流程图。图7的过程可在状态机312的方向上执行。在一个示例性实施方案中，使用上述控制电路310(和读/写电路328以及解码器332/324)在存储器管芯300上执行图7的过程。在一个示例性实施方案中，使用上述控制电路310通过集成存储器组件306来执行图7的过程。该过程包括多个循环，每个循环包括编程阶段(例如，步骤704-708)和验证阶段(例如，步骤710-718)。
94.在许多具体实施中，编程脉冲的幅值随每个连续脉冲而增大预确定的步长。在图7的步骤702中，将编程电压(vpgm)初始化为起始幅值(例如，约12v至16v，或另一个合适的电平)，并且将由状态机312维持的编程计数器pc初始化为1。
95.在一个实施方案中，被选择为编程的一组存储器单元(在本文中被称为选择的存储器单元)被同时编程并且全部连接至相同的字线(选择的字线)。可能有其他未选择用于编程的存储器单元(未选择的存储器单元)也连接至选择的字线。也就是说，所选择的字线也将连接至应该禁止编程的存储器单元。此外，当存储器单元达到它们预期的目标数据状态时，它们将被禁止进一步编程。这些nand串(例如，未选择nand串)使其沟道升压以禁止编程，这些串包括连接至所选择的字线的要被禁止编程的存储器单元。当沟道具有升高的电压时，沟道和字线之间的电压差不足以引起编程。为了帮助升压，在步骤704中，存储器系统将对包括连接到将被禁止编程的所选择的字线的存储器单元的nand串的沟道预充电。
96.在一个实施方案中，步骤704是编程操作的开始。在一些实施方案中，不同组的存储器单元被同时编程。例如，不同存储器结构326中的存储器单元的编程可以同时执行。在一些实施方案中，并发编程操作(例如，步骤704)的开始是交错的，使得对于不同的存储器结构326，步骤704在不同的时间发生。
97.在步骤706中，包括连接到将被禁止编程的所选择的字线的存储器单元的nand串使其沟道升压以禁止编程。此类nand串在本文中被称为“未选择的nand串”。在一个实施方案中，未选择字线接收一个或多个升压电压(例如，约7伏至11伏)以执行升压方案。编程禁止电压被施加到耦接未选择nand串的位线。
98.在步骤708中，将编程信号vpgm的编程脉冲施加到所选择的字线(被选择用于编程的字线)。在一个实施方案中，如果nand串上的存储器单元应该被编程，则对应的位线被偏置在编程启用电压。在本文中，此类nand串被称为“所选择的nand串”。
99.在步骤708中，将编程脉冲同时施加到连接到所选择的字线的所有存储器单元，使得同时对连接到所选择的字线的所有存储器单元进行编程(除非它们被禁止编程)。也就是说，它们在同一时间上或在重叠时间期间(两者都被视为是同时的)进行编程。以此方式，连接到所选择的字线的所有存储器单元将同时具有其vt变化，除非它们被禁止编程。
100.在步骤710中，已经达到其目标状态的存储器单元被锁定而不能进一步编程。步骤710可包括按一个或多个验证参考电平执行验证。在一个实施方案中，通过测试被选择用于编程的存储器单元的阈值电压是否已经达到适当验证参考电压来执行验证过程。
101.在步骤710中，在存储器单元已经被验证(通过vt的测试)存储器单元已经达到其目标状态之后，存储器单元可以被锁定。
102.如果在步骤712中，确定所有存储器单元都已经达到其目标阈值电压(通过)，则该编程过程完成并且成功，因为所有选择的存储器单元都被编程并验证到其目标状态。在步骤714中，报告“通过”状态。否则，如果在712中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，则该编程过程将继续到步骤716。
103.在步骤716中，该存储器系统对尚未达到其相应的目标vt分布的存储器单元的数量进行计数。即，该系统对目前为止无法达到其目标状态的存储器单元的数量进行计数。该计数可以由状态机312、存储器控制器102或其他逻辑来完成。在一个具体实施中，感测块中的每个感测块将存储其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的总数。在另一个实施方案中，为每个数据状态保留单独计数。
104.在步骤718中，确定来自步骤716的计数是否小于或等于预确定的极限。在一个实施方案中，预确定的极限是在存储器单元的页面的读取过程期间可通过纠错码(ecc)校正的位的数量。如果失败单元的数量小于或等于预确定的极限，则该编程过程可停止并且在步骤714中报告“通过”状态。在这种情况下，足够的存储器单元被正确地编程，使得可以在读取过程期间使用ecc来校正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，在步骤718中使用的预确定的极限低于在读取过程期间可由纠错码(ecc)校正的位数，以允许未来/附加的错误。当对页面的少于所有的存储器单元进行编程、或比较仅一个数据状态(或少于所有的状态)的计数时，预确定的极限就可以是在存储器单元的页面的读取过程期间ecc可校正的位的数量的一部分(按比例或不按比例)。在一些实施方案中，该极
限不是预确定的。相反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其他标准来改变。
105.如果失败存储器单元的数量不小于预确定的极限，则该编程过程在步骤720处继续并且对照编程极限值(pl)检查编程计数器pc。编程极限值的示例包括1、12、16、19和30；然而，可以使用其他值。如果编程计数器pc不小于编程极限值pl，则认为该编程过程已经失败并且在步骤724中报告“失败”状态。如果编程计数器pc小于编程极限值pl，则该过程在步骤722处继续，在此期间，编程计数器pc递增了1，并且编程电压vpgm被步进到下一幅值。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1伏至1.0伏的步长)的幅值。在步骤722之后，该过程循环回到步骤704，并且另一个编程脉冲被施加到所选择的字线，使得执行图7的编程过程的另一个迭代(步骤704-722)。
106.在成功编程过程结束时，在适当时，存储器单元的阈值电压应当在用于编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图8a示出了当每个存储器单元存储三位数据时用于存储器阵列的示例性vt分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图8a示出了八个vt分布，其对应于八个数据状态。第一vt分布s0表示被擦除的存储器单元。状态s0在本文中可称为擦除状态(er状态)。其他七个vt分布s1至s7表示被编程的存储器单元，并且因此也被称为经编程的状态。每个vt分布(数据状态)对应于一组数据位的预确定的值。编程到存储器单元中的数据与该单元的vt电平之间的具体关系取决于该单元所采纳的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到vt范围，使得如果存储器的vt错误地偏移到其相邻物理状态，那么将仅影响一个位。
107.图8a示出了八个vt分布802至816。分布802对应于状态s0；分布804对应于状态s1；分布806对应于状态s2；分布808对应于状态s3；分布810对应于状态s4；分布812对应于状态s5；分布814对应于状态s6；并且分布816对应于状态s7。图8a还示出了七个读取参考电压vr1、vr2、vr3、vr4、vr5、vr6和vr7，以用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的vt是高于还是低于七个读取参考电压，系统可确定存储器单元所处于的数据状态(即，s0、s1、s2、s3
…
)。在一些实施方案中，侧向dr干扰被读取参考电压的幅值抑制。
108.图8a还示出了七个验证参考电压vv1、vv2、vv3、vv4、vv5、vv6和vv7。在一些实施方案中，当将存储器单元编程为数据状态s1时，系统将测试这些存储器单元是否具有大于或等于vv1的vt。当将存储器单元编程为数据状态s2时，系统将测试存储器单元是否具有大于或等于vv2的阈值电压。当将存储器单元编程为数据状态s3时，系统将确定存储器单元是否具有大于或等于vv3的其vt。当将存储器单元编程为数据状态s4时，系统将测试这些存储器单元是否具有大于或等于vv4的vt。当将存储器单元编程为数据状态s5时，系统将测试这些存储器单元是否具有大于或等于vv5的vt。当将存储器单元编程为数据状态s6时，系统将测试这些存储器单元是否具有大于或等于vv6的vt。当将存储器单元编程为数据状态s7时，系统将测试这些存储器单元是否具有大于或等于vv7的vt。由最低幅值参考电压(例如，vv1)验证的编程状态(例如，s1)在本文中被称为“最低编程状态”。由最高幅值参考电压(例如，vv7)验证的编程状态(例如，s7)在本文中被称为“最高编程状态”。
109.图8a还示出了vev(对于“擦除验证电压”)，其为用以测试存储器单元是否已被正确擦除的电压电平。如图8所描绘的，被擦除的存储器单元应具有低于vev的vt。一般来讲，在验证操作和读取操作期间，将所选择的字线连接到一个电压，该电压的电平针对每个读取操作(例如，参见图8a的读取比较电平vr1、vr2、vr3、vr4、vr5、vr6和vr7)或验证操作(例如，参见图8a的验证目标电平vv1、vv2、vv3、vv4、vv5、vv6和vv7)指定，以便确定相关存储器单元的vt是否已经达到这个水平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的vt。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的vt。在读取或验证过程期间，未选择存储器单元在其控制栅极处被提供有一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。
110.有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，选择的存储器单元的传导电流允许(或不允许)包括存储器单元的nand串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。
111.在被称为全序列编程的一个实施方案中，存储器单元可从擦除状态s0直接编程为编程数据状态s1至s7中的任一者。例如，可首先擦除要编程的存储器单元的体，使得该体中的所有存储器单元处于擦除状态s0。然后，使用编程过程来将存储器单元直接编程到数据状态s1、s2、s3、s4、s5、s6和/或s7中。例如，虽然一些存储器单元正在从数据状态s0编程到数据状态s1，但其他存储器单元正在从数据状态s0编程到数据状态s2和/或从数据状态s0编程到数据状态s3，以此类推。在一些实施方案中，数据状态s1至s7可重叠，其中控制器102依赖错误校正来识别正在存储的正确数据。
112.除了全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。图8b描绘了用于图8a的每单元三位示例的多阶段编程的一个实施方案。最初，将所有存储器单元擦除到擦除vt分布820。在第一阶段，以数据状态s4至s7中的任一者结束的所有存储器单元被编程为具有s4/s7'vt分布832的s4/s7中间状态。s4/s7'vt分布832的上尾部不应高于最终s4 vt分布810的上尾部。参考电压vint_s4/s7用于第一阶段期间的验证。以数据状态s0至s3中的任一者结束的存储器单元在第一阶段不接收编程，如通过将擦除vt分布820重新标记为s0/s3'vt分布830所指示。
113.在第二阶段，以数据状态s2或s3结束的存储器单元从s0/s3'vt分布830编程为s2/s3”vt分布842。以s0或s1结束的存储器单元不需要在第二阶段接收编程，如通过将s0/s3'vt分布830重新标记为s0/s1”vt分布840所指示。同样在第二阶段，以数据状态s6或s6结束的存储器单元从s4/s7'vt分布832编程为s6/s7”vt分布846。以s4或s5结束的存储器单元不需要在第二阶段接收编程，如通过将s4/s6'vt分布832重新标记为s4/s5”vt分布844所指示。
114.在第三阶段，存储器单元从s0/s1”vt分布840编程为s1 vt分布804。以s0结束的存
储器单元在第三阶段不接收编程，如通过将s0/s1”vt分布840重新标记为s0 vt分布802所指示。在第三阶段，存储器单元从s2/s3”vt分布842编程为s3 vt分布808。以s2结束的存储器单元不需要在第三阶段接收编程，如通过将s2/s3'vt分布842重新标记为s2 vt分布806所指示。在第三阶段，存储器单元从s4/s5”vt分布844编程为s5 vt分布812。以s4结束的存储器单元不需要在第三阶段接收编程，如通过将s4/s5'vt分布844重新标记为s4 vt分布810所指示。在第三阶段，存储器单元从s6/s7”vt分布846编程为s7 vt分布816。以s6结束的存储器单元在第三阶段不接收编程，如通过将s6/s7”vt分布846重新标记为s6 vt分布814所指示。
115.在一个实施方案中，在第一阶段中编程第一页，在第二阶段中编程第二页，并且在第三阶段中编程第三页。本文中，一旦一页已被编程到一组存储器单元中，则可返回读取存储器单元以检索该页。因此，与多相编程相关联的中间状态在本文中被认为是编程状态。
116.如上所述，一些实施方案包括多阶段阶段编程。一种类型的多阶段阶段编程包括模糊阶段和精细阶段，这在本文中称为模糊-精细编程。图9描绘了模糊-精细编程的一个实施方案的阈值vt分布。分布902表示擦除操作之后但在模糊-精细编程开始之前的擦除状态。
117.模糊分布910至924是模糊阶段之后的vt分布。模糊验证电平vv2'、vv4'、vv6'、vv8'、vv10'、vv12'和vv14'被描绘为与相应分布910至924相邻。图9中的箭头示出了可将存储器单元从擦除状态分布902编程为模糊分布s2'至s14'中的一者。在模糊阶段，具有s2或s3的最终数据状态的存储器单元被编程为模糊s2'状态，如分布912所示。具有s4或s5的最终数据状态的存储器单元被编程为模糊s4'状态，如分布914所示。具有s6或s7的最终数据状态的存储器单元被编程为模糊s6'状态，如分布916所示。具有s8或s9的最终数据状态的存储器单元被编程为模糊s8'状态，如分布918所示。具有s10或s11的最终数据状态的存储器单元被编程为模糊s10'状态，如分布920所示。具有s12或s13的最终数据状态的存储器单元被编程为模糊s12'状态，如分布922所示。具有s14或s15的最终数据状态的存储器单元被编程为模糊s14'状态，如分布924所示。停留在s0或具有s1的最终状态的存储器单元在模糊阶段不接收任何编程，如分布910所示。
118.精细vt分布930至945是精细阶段之后的vt分布。精细vt分布也可被称为最终数据状态。相比之下，模糊vt分布可被称为中间数据状态。精细验证电平vv1、vv2、vv3、vv4、vv5、vv6、vv7、vv8、vv9、vv10、vv11、vv12、vv13、vv14和vv15被描绘为与相应精细分布930至945相邻。读取参考电平vv1、vr2、vr3、vr4、vr5、vr6、vr7、vr8、vr9、vr10、vr11、vr12、vr13、vr14和vr15在精细分布930至945之间示出。图9中的箭头示出了可将存储器单元从模糊vt分布中的一者编程为精细vt分布中的一者。例如，模糊vt分布s2'912中的存储器单元被编程为精细vt分布s2 932或精细vt分布s3 933。类似的编程可用于要被编程为其他最终状态的存储器单元。
119.图10是提供使用模糊-精细编程过程对存储器单元块进行编程的进一步细节的流程图。该过程可用于对包含nand串的块进行编程。步骤1002包括擦除存储器单元的块。在步骤1002之后，每个wl的vt分布可类似于vt分布902。
120.步骤1004包括将wl编号(wln)设置为0。步骤1006包括将wln上的存储器单元编程为模糊状态。在步骤1006的第一次迭代之后，wl0的vt分布可类似于图9中的vt分布910至
924。
121.步骤1008包括将wln+1上的存储器单元编程为模糊状态。在步骤1008的第一次迭代之后，wl1的vt分布可类似于图9中的vt分布910至924。
122.步骤1010包括将wln上的存储器单元编程为精细状态。在步骤1010的第一次迭代之后，wl0的vt分布可类似于图9中的vt分布930至945。步骤1012包括使wl编号递增。步骤1014确定这是否是要被编程的最后一个wl。如果不是，则控制转到步骤1008。
123.在第二次迭代期间，步骤1008包括将wl2上的存储器单元编程为模糊状态。在第二次迭代期间，步骤1010包括将wl1上的存储器单元编程为精细状态。因此，需注意，在步骤1010的第一次迭代期间，wl0上的存储器单元被编程为精细状态(这在wl1上的存储器单元在步骤1008的第一次迭代中被编程为模糊状态之后)。然而，在步骤1010的第二次迭代中将wl1上的存储器单元编程为精细状态导致对wl0上的存储器单元造成干扰。也就是说，在步骤1010的第二次迭代中将wl1上的存储器单元编程为精细状态将电荷添加到wl1上的存储器单元的电荷捕集层673。该附加的电荷可改变wl0上的存储器单元的表观vt。在本文中，这称为nwi。
124.在第二次迭代期间，步骤1012包括将wl编号递增到2。过程继续对更多字线进行编程，直到在步骤1014中确定这是最后一个wl。在步骤1016中，块中的最后一个wl被编程为精细状态。
125.需注意，过程1000描述了顺序次序，其中字线从低编号编程到高编号(或者从nand串的源极端编程到漏极端，这也可被称为从源极线编程到位线)。在另一个实施方案中，字线从高wl编号到低wl编号(或从nand串的漏极端到源极端)顺序地编程。当从高wl编号编程到低wl编号时，wln上的存储器单元的nwi出现在对wln-1进行编程时。换句话讲，wln-1在wln之后被编程。
126.在与目标存储器单元相邻的存储器单元在目标存储器单元之后被编程的情况下，nwi的效应最明显，尽管在其他情况下也可以看到其效应。置于相邻存储器单元的电荷存储区上的电荷或电荷的一部分将通过电场耦合有效地耦合到目标存储器单元，从而导致目标存储器单元的vt的表观偏移。存储器单元的表观vt可在被编程之后偏移到一定程度，使得其不会在所施加的读取参考电压下接通和关断(导通)，而这是处于旨在被编程的存储器状态的存储器单元所预期的。
127.图11以图形方式描绘了nwi和侧向dr两者的可能解释。图11描绘了具有目标字线wln和两个相邻字线wln-1、wln+1的图6d的简化视图。出于讨论的目的，将假设编程顺序为wln-1、wln、wln+1。图11描绘了包括内芯层670、沟道层671、隧穿介电层672、电荷捕集层673和阻挡层678的存储器孔mh。
128.首先将讨论对nwi的可能解释。作为对连接到wln+1的相邻存储器单元进行编程的结果，可通过添加到wln+1上的存储器单元的电荷来引入电场。需注意，wln+1上的存储器单元上可能已经存在一些电荷，在这种情况下，由于添加到wln+1上的存储器单元的新电荷，电荷发生变化。该电场对wln上的目标单元的vt具有影响。该影响可通过电容耦合来描述，如通过耦合分量r1所描绘的。
129.显著地，耦合分量r1的幅值将取决于诸如wln与wln+1之间的距离的因素。需注意，该距离可在块之间变化，或者甚至在同一块中的nand串之间变化。在一些实施方案中，当读
取wln上的目标单元时，通过向wln+1施加合适的读取通过电压来实现对nwi的补偿，这自动补偿了此类耦合差异。通过向wln+1施加补偿，补偿的影响可取决于wln与wln+1之间的距离。
130.另外，由于可能因在对wln进行编程之后对wln+1进行编程而出现nwi，因此补偿量可取决于在目标存储器单元的编程完成之后接收到的wln+1上的相邻存储器单元的编程量。例如，如果在完成到wln的精细道次之后对wln+1执行图8所示的模糊-精细编程的精细道次，则对nwi的补偿量可取决于wln+1上的相邻存储器单元是被编程为偶数状态(例如，s0、s2等)还是奇数状态(例如，s1、s3等)。在一个实施方案中，如果wln+1上的相邻存储器单元被编程为奇数状态，则使用更大的补偿。这是因为，参考图8，在精细状态下，奇数状态单元的相邻存储器单元的vt比偶数状态单元增加更多。换句话讲，奇数状态单元在精细阶段接收更多编程。
131.再次参考图11，连接到wln-1的相邻存储器单元在完成目标存储器单元的编程之前已完成其编程。因此，就nwi对目标存储器单元的影响而言，nwi不那么重要。然而，wln-1上的相邻存储器单元的侧向dr对目标存储器单元的影响是显著的。对侧向dr的一种可能解释是，其至少部分地归因于电荷捕集层673中的电子和/或空穴的移动。图11描绘了电荷捕集层673中可能的电子移动和可能的空穴移动的示例。双侧箭头表示侧向方向上的可能移动。移动方向可取决于存储在wln-1上的目标单元和相邻单元中的电荷量。需注意，该电荷移动可在相对长的时间段内发生。因此，这被称为数据保留(dr)问题。
132.在一些实施方案中，当读取wln上的目标单元时，通过向wln施加合适的读取参考电压来实现对侧向dr的补偿。由于可能至少部分地因存储在wln-1上的相邻存储器单元上的电荷量而出现侧向dr，因此侧向dr补偿量可直接取决于wln-1上的相邻存储器单元上存储的电荷量。然而，需注意，向wln施加合适的读取参考电压可能抑制其他类型的相邻单元干扰。因此，施加到wln的补偿不限于补偿侧向dr。
133.图12a描绘了vt分布以示出侧向dr的影响。分布1202和1204是两种数据状态的vt分布。出于讨论的目的，这些将被称为“状态i”和“状态i+1”。这些可以是例如状态s6和s7。具体地讲，vt分布1202表示数据状态i的整个单元体，而vt分布1204表示数据状态i+1的整个单元体。出于讨论的目的，存储器单元连接到目标字线(wln)。
134.vt分布1206和1208表示具有处于擦除状态(例如，s0)的wln-1上的相邻单元的目标单元的vt分布。具体地讲，vt分布1206表示来自具有处于擦除状态的wln上的相邻单元的vt分布1202的那些单元。同样，vt分布1208表示来自具有处于擦除状态的wln上的相邻单元的vt分布1204的那些单元。因此，在该示例中，具有处于擦除状态的相邻单元可有效地下拉目标单元的vt。再次参考图11，该变化可归因于电子远离目标单元朝向wln-1上的相邻单元移动，或空穴远离wln-1上的相邻单元朝向目标单元移动。该效应不限于相邻单元处于擦除状态的低vt状态。
135.vt分布1210和1212表示具有处于最高vt状态(例如，s15)的wln-1上的相邻单元的目标单元的vt分布。具体地讲，vt分布1210表示来自具有处于最高vt状态的wln上的相邻单元的vt分布1202的那些目标单元。同样，vt分布1212表示来自具有处于最高vt状态的wln上的相邻单元的vt分布1204的那些目标单元。因此，在该示例中，具有处于最高vt状态的相邻单元可有效地上拉目标单元的vt。再次参考图11，该变化可归因于电子远离wln-1上的相邻
单元朝向目标单元移动，或空穴远离目标单元朝向wln-1上的相邻单元移动。该效应不限于相邻单元处于最高vt状态(例如，s15)。需注意，水平轴线的标度是对数标度。另外，需注意，vt分布1206、1208、1210和1212的单元编号被归一化，使得每个分布1202至1212的峰值是相同的。
136.在水平(vt)轴线上描绘了若干读取参考电压。在分布1202与1204之间描绘了默认读取参考电压vr_def。在分布1206与1208之间描绘了低vt读取参考电压vr_low_vt。在分布1210与1212之间描绘了高vt读取参考电压vr_high_vt。在一个实施方案中，如果wln-1上的相邻单元具有低vt，则vr_low_vt用于读取目标单元。如果wln-1上的相邻单元具有高vt，则vr_high_vt用于读取目标单元。如果要使用vr_def执行读取，则ber将高于使用其他读取参考电压的情况。低vt和高vt的定义是灵活的。在一个实施方案中，以一位分辨率读取相邻单元，其中低vt是数据状态的最低一半并且高vt是数据状态的最高一半。如果每个单元存储四位，则低vt可以是s0至s7并且高vt可以是s8至s15。
137.在一个实施方案中，以两位分辨率读取相邻单元，在这种情况下，可使用四个读取参考电压。如果每个单元存储四位，则可使用两位将单元划分成四个组：s0至s3、s4至s7、s8至s11和s12至s15。在一个实施方案中，以三位分辨率读取相邻单元，在这种情况下，可使用八个读取参考电压。如果每个单元存储四位，则可使用三位将单元划分成八个组：s0至s1、s2至s3、s4至s5、s6至s7、s8至s9、s10至s11、s12至s13和s14至s15。
138.图12b示出了存储器单元的vt分布以便进一步解释nwi。该示例针对存储器单元每单元存储两位的情况。实心曲线1226、1230、1234、1238示出了在wln+1上的相邻单元被编程之前的vt分布。虚线曲线1228、1232、1236、1240示出了在wln+1上的相邻单元被编程之后的vt分布。由于将负电荷添加到相邻字线的存储器单元，每个分布可被加宽。由于静电荷耦合，wln+1上的稍后编程的存储器单元的负电荷将提高wln上的位于同一nand串上的存储器单元的表观vt。
139.分布1230和1232分别表示在对相邻字线wln+1编程之前和之后处于状态s1的所选择的字线wln的单元。分布1234和1236分别表示在对wln+1编程之前和之后处于状态s2的wln的单元。分布1238和1240分别表示在对wln+1编程之后处于状态s3的wln的单元。因为分布变宽，所以存储器单元可能被不正确地读取。每个分布的上端处的存储器单元可具有高于对应读取比较点的表观vt。例如，当施加参考电压vr2时，由于其表观vt的偏移，被编程为状态s1的某些存储器单元可能无法充分导通。这些单元可能如在状态s2中那样被错误地读取，从而导致读取错误。
140.因此，由于单元在其被编程验证的时间与其被读取的时间之间经历的电荷环境中的不对称性，发生nwi效应。更具体地讲，在字线wln上的单元的编程期间，wln+1上的存储器单元中的至少一些存储器单元尚未被完全编程并且具有比它们在被完全编程时将具有的电荷显著更少的电荷。因此，在这样的环境下对wln上的单元进行编程验证。稍后，对wln+1上的单元进行编程，并且现在其电荷存储元件中的一些电荷存储元件被编程为具有更多负电荷。当读取wln上的单元时，这些负电荷现在呈现更负电荷的环境。效应好像wln上的单元被编程为具有更多负电荷那样；即，该单元看起来被编程为具有较高vt。
141.在一个实施方案中，当读取wln时，基于被施加读取通过电压的wln+1来提供对nwi的补偿。因此，nwi补偿考虑了wln+1上的相邻存储器单元的状况。通过偏置相邻字线wln+1
来实现补偿，使得所得的耦合抵消编程wln+1的影响，从而减少或消除读取所选择的字线wln期间的错误。
142.图13描绘了两侧相邻存储器单元干扰抑制的过程1300的流程图的一个实施方案。在一些实施方案中，存储器单元位于nand串上，其中目标单元是被选择用于读取的那些。对于给定nand串上的目标单元，来自nand串上的相邻单元的干扰受到抑制。在一个实施方案中，过程1300用于补偿目标单元一侧(例如，wln+1)上的nwi和目标单元另一侧(例如，wln-1)上的侧向dr。然而，过程1300不限于补偿目标单元一侧上的nwi和目标单元另一侧上的侧向dr。换句话讲，过程1300可抑制其他类型的相邻存储器单元干扰。过程1300可由控制电路执行，该控制电路可包括控制电路310、读/写电路328和/或存储器控制器102中的一者或多者。在一些实施方案中，在对存储在目标单元中的数据解码失败之后发起过程1300。然而，在预期ber为高的情况下，可主动发起过程1300(即，在解码失败之前)。
143.步骤1302包括将读取参考电压(vcgr)设置为初始幅值。读取参考电压将被施加到目标字线(wln)。该读取参考电压用于区分两种数据状态。例如，vcgr可为vr1至vr15中的任一者(参见图9)。需注意，过程1300涵盖一个读取参考电平下的读取。可针对其他读取参考电平重复过程1300。由于相邻字线上的存储器单元，vcgr的幅值将在过程1300期间变化，以提供对侧向dr的不同补偿量。为了说明起见，wln-1将被称为具有引起侧向dr问题的存储器单元的相邻字线。
144.步骤1304包括将相邻字线的读取通过电压(vreadx)设置为初始幅值。由于相邻字线上的存储器单元，vreadx的幅值将在过程1300期间变化，以提供对nwi的不同补偿量。为了说明起见，wln+1将被称为vreadx所施加到的相邻字线。需注意，在过程1300中，假设wl编程顺序是从较低编号字线到较高编号字线的顺序。因此，wln+1在wln之后被编程。在另一个实施方案中，wl编程顺序反转(从较高编号字线到较低编号字线)，在这种情况下，vreadx被施加到wln-1。此外，在wl编程顺序反转的情况下，则选择vcgr的幅值以补偿由于wln+1上的存储器单元引起的侧向dr。
145.步骤1306包括将vcgr施加到wln，这是连接到要读取的目标存储器单元的字线。步骤1308包括将vreadx施加到wln+1。需注意，其他读取通过电压通常被施加到其他未选择字线。还需注意，vreadx被施加到wln+1，而vcgr被施加到wln。
146.步骤1310包括感测连接到wln的存储器单元。在vreadx被施加到wln+1时并且在vcgr被施加到wln时进行感测。在一些实施方案中，在步骤1310中感测wln上的所有存储器单元，尽管如步骤1312所述，可丢弃一些存储器单元的结果。在将在步骤1312中丢弃感测结果的情况下，一种选择是在步骤1310中简单地跳过对那些单元的感测。
147.步骤1312包括基于相邻存储器单元的数据状态存储存储器单元的结果。在一些实施方案中，每个目标单元的相关相邻单元是同一nand串上直接相邻的两个单元。步骤1312将被执行多次，其中vcgr和vreadx的不同组合被分别施加到wln和wln+1。在过程1300期间的某个时间点，针对每个目标单元存储(例如，存储在锁存器中)与vcgr和vreadx的一种组合相关联的感测结果。
148.在过程1300之前，可记录关于相邻单元的状态的信息(例如，存储在锁存器或一些其他存储装置中)。例如，对于每个目标单元，可记录wln-1的上相邻单元的第一状态信息和wln+1上的相邻单元的第二状态信息。该状态信息不需要指定确切状态，而是可以较低分辨
率记录。例如，如果单元每单元存储四位，则每个相邻单元的状态信息可以是一位、两位、三位或四位。该状态信息可用于确定vcgr和vreadx的哪种组合对于每个目标单元是相关的。
149.步骤1314包括确定是否存在要被施加到wln+1的另一个vreadx。如果是，则在步骤1316中将vreadx设置为下一个幅值。然后，在步骤1308中将vreadx施加到wln+1。需注意，wln处的电压可保持不变。接下来，执行步骤1310和1312以感测单元并基于相邻单元的状态存储结果。
150.步骤1314是对是否存在要施加到wln+1的另一vreadx的另一确定。假设不存在，则步骤1318包括确定是否存在要施加到wln的另一vcgr。如果是，则在步骤1320中将vcgr设置为下一个幅值。然后，控制转到步骤1304，其中vreadx再次被设置为初始幅值。接下来，如上所述，再次执行步骤1306至1314，但使用vcgr的更新幅值。因此，可将vreadx的多个值施加到具有vcgr的更新幅值的wln+1。在将vreadx的所有值施加到具有vcgr的更新幅值的wln+1之后，步骤1318包括确定是否存在要施加到wln的vcgr的任何更多值。如果是，则再次执行步骤1304至1314。如果不是，则过程结束。
151.在执行过程1300之前，读取相邻存储器单元以确定关于相邻单元的状态的信息。不需要确定特定数据状态。例如，如果存储器单元各自存储四位，则确定单元是具有低vt(例如，s0至s7)还是具有高vt(例如，s8至s15)可能是足够的。
152.图14描绘了感测相邻存储器单元并存储状态信息的过程1400的一个实施方案。过程1400可在过程1300之前执行，使得状态信息可在步骤1312中使用。步骤1402包括感测wln-1上的存储器单元。在一些实施方案中，响应于存储在目标wl上的数据解码失败而执行过程1400。然而，存储在过程1400中的la信息和/或dla信息可被存储而不被此类解码失败触发。
153.步骤1402包括感测wln-1上的存储器单元。在步骤1402中，单元可以与存储在其中的数据相同的“分辨率”或以较低分辨率进行感测。将讨论每单元存储四位的存储器单元的示例以用于举例说明。参考图9，可在vr8处感测存储器单元以获得一位分辨率。又如，可在vr4、vr8和vr12处感测存储器单元以获得两位分辨率。又如，可在vr2、vr4、vr6、vr8、vr10、vr12和vr14处感测存储器单元以获得三位分辨率。又如，可在vr1至vr15中的每一者处感测存储器单元以获得四位分辨率。
154.步骤1404包括存储“la信息”。la信息用于对来自wln上的存储器单元对wln-1上的存储器单元造成的干扰(例如，侧向dr)进行补偿。该la信息将用于确定应将什么vcgr用于wln上的每个相应目标单元。回想在过程1300中，将每个vcgr施加到wln，其中针对每个目标单元记录一个vcgr和一个vreadx的组合的感测结果。根据步骤1402的感测，la信息具有一位或多位分辨率。
155.步骤1406包括感测wln+1上的存储器单元。单元可以与存储在其中的数据相同的“分辨率”或以较低分辨率进行感测。wln+1上的单元可以与wln-1上的单元相同或不同的分辨率进行感测(在步骤1402中)。
156.步骤1408包括存储“dla”信息。dla信息用于对来自wln上的存储器单元对wln+1上的存储器单元造成的干扰(例如，nwi)进行补偿。该dla信息将用于确定应将什么vreadx用于wln上的每个相应目标单元。在过程1300中，将每个vreadx施加到wln+1，其中针对每个目标单元记录一个vcgr和一个vreadx的感测结果。
157.以下示例将用于举例说明对于两种不同编程方案可存储哪些dla信息。参考图9，可在wln的编程完成之后对wln+1执行编程的精细阶段。因此，dla信息可指定wln+1上的其电荷在精细阶段中增加最多的存储器单元。参考图9，这将是处于奇数状态(s1、s3、s5等)的存储器单元。因此，对于一位分辨率，dla信息可指定给定nand串上的相邻单元是被编程为奇数状态还是偶数状态。参考图8b中的三阶段编程方案，在第三阶段接收最多编程的存储器单元是处于奇数状态(s1、s3、s5、s7)中的那些。因此，对于一位分辨率，dla信息可指定给定nand串上的相邻单元是被编程为奇数状态还是偶数状态。一位dla的划分将不一定总是在奇数状态和偶数状态之间。如本文所述，在一些实施方案中，划分基于在目标单元上完成编程之后添加到相邻单元的电荷量。
158.在过程1400中，la信息和dla信息可以一位分辨率或多位分辨率存储。la信息和dla信息可以彼此相同的分辨率或不同的分辨率存储。在一个实施方案中，dla信息以一位分辨率存储，并且la信息以多位分辨率存储。
159.图15描绘了在过程1300的一个实施方案中施加到字线的电压的时序图。存在vcgr和vreadx的四种组合。wln+1接收vreadx或vreadx+δvdla。在一个实施方案中，vreadx是不提供补偿的标称读取通过电压。在一个实施方案中，不提供补偿的标称读取通过电压具有与编程验证期间使用的读取通过电压相同的幅值。可通过将δvdla添加到vreadx来提供对nwi的补偿。在一些实施方案中，当将vreadx+δvdla施加到wln+1时，wln上的存储器单元的vt将看起来较低(相对于将vreadx施加到wln+1)。wln接收vcgr或vcgr+δvla。在一个实施方案中，vcgr是不提供补偿的标称读取通过电压。可通过将δvla添加到vcgr来提供对侧向dr的补偿。其他未选择字线接收不提供对相邻单元干扰的补偿的vread。
160.在标记为“感测”的线上描绘的时间处感测存储器单元。因此，对于vreadx和vcgr的每种组合，感测存储器单元一次。第一次感测存储器单元时(对应于vcgr、vreadx)，不提供dla补偿和la补偿。第二次感测存储器单元时(对应于vcgr、vreadx+δvdla)，提供dla补偿，但不提供la补偿。第三次感测存储器单元时(对应于vcgr+δvla、vreadx)，不提供dla补偿，但提供la补偿。第四次感测存储器单元时(对应于vcgr+δvla、vreadx+δvdla)，提供dla补偿和la补偿两者。
161.图16a至图16d是涵盖结合图15所讨论的四种情况的实施方案的流程图。图16a描绘了不提供dla补偿和la补偿的情况。步骤1602包括将vcgr施加到wln。步骤1604包括将vreadx施加到wln+1。步骤1606包括将vread施加到其他未选择字线。步骤1608包括感测wln上的存储器单元。步骤1610包括存储使存储器单元不具有dla补偿或la补偿的结果。
162.图16b描绘了提供dla补偿但不提供la补偿的情况。步骤1622包括将vcgr施加到wln。步骤1624包括将vreadx+δvdla施加到wln+1。步骤1626包括将vread施加到其他未选择字线。步骤1628包括感测wln上的存储器单元。步骤1630包括存储使存储器单元具有dla补偿但不具有la补偿的结果。
163.图16c描绘了不提供dla补偿但提供la补偿的情况。步骤1642包括将vcgr+δvla施加到wln。步骤1644包括将vreadx施加到wln+1。步骤1646包括将vread施加到其他未选择字线。步骤1648包括感测wln上的存储器单元。步骤1650包括存储使存储器单元不具有dla补偿但具有la补偿的结果。
164.图16d描绘了提供dla补偿和la补偿两者的情况。步骤1662包括将vcgr+δvla施加
到wln。步骤1664包括将vreadx+δvdla施加到wln+1。步骤1666包括将vread施加到其他未选择字线。步骤1668包括感测wln上的存储器单元。步骤1670包括存储使存储器单元具有dla补偿和la补偿两者的结果。
165.而图15和图16a至图16d描述了用于dla补偿和la补偿两者的一位分辨率，多位分辨率可用于dla补偿和/或la补偿。在一个实施方案中，将多位分辨率用于la补偿，在这种情况下，将修改图15以使用例如施加到wln的读取参考电压的四个不同幅值。与图15一致，对于每个读取参考电压，读取通过电压的两个值(vreadx、vreadx+δvdla)都被施加到wln+1。在该示例中，目标单元将被感测八次，其中感测结果中的一个感测结果用于每个目标单元。
166.在一些实施方案中，在抑制两侧相邻单元干扰的同时基于感测存储器单元来确定对数似然比(llr)。llr是位为0的概率与位为1的概率的比率。正llr指示该位被估计为0的可能性大于1。负llr指示该位被估计为1的可能性大于0。llr的绝对值指示估计值的确定性。
167.当补偿nwi和侧向dr两者时，可针对感测到的存储器单元来确定llr。图17是在抑制两侧相邻单元干扰的同时确定和使用llr的过程1700的一个实施方案的流程图。在执行过程1700之前，可执行过程1400以记录la信息和dla信息。
168.步骤1702包括将存储器单元用于每个感测操作的状态发送到存储器控制器102。步骤1702可包括感测vcgr和vreadx的各种组合的目标存储器单元，如本文所述。状态信息可包括用于vcgr和vreadx的每种组合的位。另选地，对于vcgr和vreadx的每种组合，它可包括表示单元的vt的量化型式的多个位。该组目标存储器单元共同存储码字。
169.步骤1704包括将la信息和dla信息发送到存储器控制器102。如上所述，可在执行过程1400时收集该信息。
170.步骤1706包括基于读取单元的状态(例如，其读取vt或量化vt或vt bin索引)以及la信息和dla信息来确定存储在单元内的位的llr。如上所述，llr是(码字中的)位为0的概率与位为1的概率的比率。与其中为每个单元选择对应于vcgr和vreadx组合中的一者的特定读取结果(作出“硬”决策)的过程1300中所述的实施方案相反，在过程1700中，以“软”方式对每个单元的不同读取结果(对应于不同的vcgr和vreadx组合)进行加权以产生“软”llr度量。
171.步骤1708包括使用llr对码字进行解码。llr用作软决策解码器的输入。
172.鉴于上述内容，可以看出，第一实施方案包括一种装置，该装置包括控制电路，该控制电路被配置为连接到以下项：连接到第一字线的第一非易失性存储器单元、连接到与第一字线相邻的第二字线的第二非易失性存储器单元、以及连接到与第一字线相邻的第三字线的第三非易失性存储器单元。控制电路被配置为将两个或更多个读取参考电压施加到第一字线，以及针对两个或更多个读取参考电压中的每一者将两个或更多个读取通过电压施加到第二字线，其中两个或更多个读取参考电压与相同的数据状态相关联。控制电路被配置为基于针对来自两个或更多个读取参考电压的第一电压和来自两个或更多个读取通过电压的第二电压的组合感测每个相应第一存储器单元来确定相应第一存储器单元的条件，该第一电压取决于第三字线上的相邻单元的状态，该第二电压取决于第二字线上的相邻单元的状态。
173.在第二实施方案中，并且为了推进第一实施方案，两个或更多个读取参考电压包
括补偿读取参考电压，该补偿读取参考电压对来自存储在连接到第三字线的相邻存储器单元上的电荷对第一存储器单元造成的干扰进行补偿。两个或更多个读取通过电压包括补偿读取通过电压，该补偿读取通过电压对因对连接到第二字线的相邻存储器单元进行编程而对第一存储器单元造成的干扰进行补偿。控制电路将补偿读取参考电压施加到第一字线，同时控制电路将补偿读取通过电压施加到第二字线。
174.在第三实施方案中，并且为了推进第一实施方案或第二实施方案，控制电路被进一步配置为在完成对第一存储器单元的编程之后完成对第二存储器单元的编程。两个或更多个读取通过电压中的至少一个电压对由在完成对第一存储器单元的编程之后完成对第二存储器单元的编程而引起的对第一存储器单元的干扰进行补偿。
175.在第四实施方案中，并且为了推进第一实施方案至第三实施方案中的任一者，控制电路被进一步配置为在完成对第三存储器单元的编程之后完成对第一存储器单元的编程。两个或更多个读取参考电压包括至少一个电压，该至少一个电压对由存储在第三存储器单元中的电荷引起的对第一存储器单元的干扰进行补偿。
176.在第五实施方案中，并且为了推进第一实施方案至第四实施方案中的任一者，控制电路被进一步配置为感测第三存储器单元以确定每个第三存储器单元在第一分辨率下的状态。两个或更多个读取参考电压中的每个电压对应于第一分辨率下的状态。
177.在第六实施方案中，并且为了推进第五实施方案，控制电路被进一步配置为感测第二存储器单元以确定每个第二存储器单元在第二分辨率下的状态。两个或更多个读取通过电压中的每个电压对应于第二分辨率下的状态。
178.在第七实施方案中，并且为了推进第五实施方案，结合具有最高阈值电压的第三存储器单元施加两个或更多个读取参考电压中提供最大补偿的读取参考电压。结合在最终编程阶段编程的第二存储器单元施加两个或更多个读取通过电压中提供最大补偿的读取通过电压。
179.在第八实施方案中，并且为了推进第一实施方案至第七实施方案中的任一者，控制电路被进一步配置为选择用于解码存储在第一存储器单元中的码字的对数似然比(llr)，该选择基于与第三字线上的每个相应第一存储器单元的相邻单元的状态和第二字线上的每个相应第一存储器单元的相邻单元的状态，并且还基于利用施加到第一字线的两个或更多个读取参考电压以及利用施加到第二字线的两个或更多个读取通过电压来感测第一存储器单元。针对每个相应第一存储器单元输出的值基于对码字进行解码。
180.在第九实施方案中，并且为了推进第一实施方案至第八实施方案中的任一者，第一存储器单元、第二存储器单元和第三存储器单元被布置为nand串。每个nand串包括连续电荷捕集层。两个或更多个读取参考电压中的一个电压对来自存储在所选择的nand串上的第三存储器单元的第一未选择单元的连续电荷捕集层中的电荷对所选择的nand串上的第一存储器单元的所选择的单元造成的干扰进行补偿。两个或更多个读取通过电压中的一个电压对来自被编程到所选择的nand串上的第二存储器单元的第二未选择单元的连续电荷捕集层中的电荷对所选择的第一存储器单元造成的干扰进行补偿。
181.一个实施方案包括操作非易失性存储装置的方法。该方法包括将读取参考电压施加到第一字线，该读取参考电压对来自存储在与第一字线的第一侧相邻的第二字线上的第二存储器单元上的电荷对连接到第一字线的第一存储器单元造成的干扰进行补偿。该方法
包括将读取通过电压施加到第三字线，该读取通过电压对因对第三字线上的第三存储器单元进行编程而对第一存储器单元造成的干扰进行补偿。第三字线与第一字线的第二侧相邻。该方法包括响应于将读取参考电压施加到第一字线同时将读取通过电压施加到第三字线来感测第一存储器单元。该方法包括存储对第一存储器单元的子集进行感测的结果，该子集接收对来自存储在连接到第二字线的相邻存储器单元上的电荷造成的干扰的补偿，并且接收对因对连接到第三字线的相邻存储器单元进行编程而造成的干扰的补偿。
182.一个实施方案包括非易失性存储系统，该非易失性存储系统包括具有非易失性存储器单元的多个nand串，以及与nand串通信的控制电路。控制电路被配置为将读取参考电压施加到选择的nand串上的选择的存储器单元，该读取参考电压对来自存储在选择的nand串上的与选择的存储器单元的一侧相邻的第一未选择存储器单元上的电荷对选择的nand串造成的干扰进行补偿。控制电路被配置为在将读取参考电压施加到选择的存储器单元的同时将读取通过电压施加到选择的nand串上的与选择的存储器单元的另一侧相邻的第二未选择存储器单元，其中读取通过电压对因对第二未选择存储器单元编程而引起的对选择的存储器单元的干扰进行补偿。控制电路被配置为在将读取参考电压施加到选择的存储器单元的同时并且在将读取通过电压施加到第二未选择存储器单元的同时感测选择的存储器单元。控制电路被配置为基于感测选择的存储器单元来确定选择的存储器单元的状态。
183.已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案是为了最佳地阐明本发明的原理以及其实际应用，以由此使得本领域的其他技术人员能够最佳地在各种实施方案中使用具有适合于所构想的特定用途的各种修改的本发明。本发明的范围旨在由所附权利要求书限定。
技术特征：
1.一种装置，包括：控制电路，所述控制电路被配置为连接到以下项：连接到第一字线的第一非易失性存储器单元、连接到与所述第一字线相邻的第二字线的第二非易失性存储器单元、以及连接到与所述第一字线相邻的第三字线的第三非易失性存储器单元，所述控制电路被配置为：将两个或更多个读取参考电压施加到所述第一字线，以及针对所述两个或更多个读取参考电压中的每一者将两个或更多个读取通过电压施加到所述第二字线，其中所述两个或更多个读取参考电压与相同的数据状态相关联；以及基于针对来自所述两个或更多个读取参考电压的第一电压和来自所述两个或更多个读取通过电压的第二电压的组合感测每个相应第一存储器单元来确定所述相应第一存储器单元的条件，所述第一电压取决于所述第三字线上的相邻单元的状态，所述第二电压取决于所述第二字线上的相邻单元的状态。2.根据权利要求1所述的装置，其中：所述两个或更多个读取参考电压包括补偿读取参考电压，所述补偿读取参考电压对来自存储在连接到所述第三字线的相邻存储器单元上的电荷对所述第一存储器单元造成的干扰进行补偿；并且所述两个或更多个读取通过电压包括补偿读取通过电压，所述补偿读取通过电压对因对连接到所述第二字线的相邻存储器单元进行编程而对所述第一存储器单元造成的干扰进行补偿，其中所述控制电路将所述补偿读取参考电压施加到所述第一字线，同时所述控制电路将所述补偿读取通过电压施加到所述第二字线。3.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：在完成对所述第一存储器单元的编程之后完成对所述第二存储器单元的编程，其中所述两个或更多个读取通过电压中的至少一个电压对由在完成对所述第一存储器单元的所述编程之后完成对所述第二存储器单元的所述编程而引起的对所述第一存储器单元的干扰进行补偿。4.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：在完成对所述第三存储器单元的编程之后完成对所述第一存储器单元的编程，其中所述两个或更多个读取参考电压包括至少一个电压，所述至少一个电压对由存储在所述第三存储器单元中的电荷引起的对所述第一存储器单元的干扰进行补偿。5.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：感测所述第三存储器单元以确定每个第三存储器单元在第一分辨率下的状态，其中所述两个或更多个读取参考电压中的每个电压对应于所述第一分辨率下的状态。6.根据权利要求5所述的装置，其中所述控制电路被进一步配置为：感测所述第二存储器单元以确定每个第二存储器单元在第二分辨率下的状态，其中所述两个或更多个读取通过电压中的每个电压对应于所述第二分辨率下的状态。7.根据权利要求6所述的装置，其中：结合具有最高阈值电压的第三存储器单元施加所述两个或更多个读取参考电压中提供最大补偿的读取参考电压；并且结合在最终编程阶段编程的第二存储器单元施加所述两个或更多个读取通过电压中提供最大补偿的读取通过电压。
8.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：选择用于解码存储在所述第一存储器单元中的码字的对数似然比(llr)，所述选择基于与所述第三字线上的每个相应第一存储器单元的相邻单元的状态和所述第二字线上的每个相应第一存储器单元的相邻单元的状态，并且还基于利用施加到所述第一字线的所述两个或更多个读取参考电压以及利用施加到所述第二字线的所述两个或更多个读取通过电压来感测所述第一存储器单元，其中针对每个相应第一存储器单元输出的值基于对所述码字进行解码。9.根据权利要求1所述的装置，其中：所述第一存储器单元、所述第二存储器单元和所述第三存储器单元被布置为nand串，每个nand串包括连续电荷捕集层；所述两个或更多个读取参考电压中的一个电压对来自存储在选择的nand串上的所述第三存储器单元的第一未选择单元的所述连续电荷捕集层中的电荷对所述选择的nand串上的所述第一存储器单元的选择的单元造成的干扰进行补偿；并且所述两个或更多个读取通过电压中的一个电压对来自被编程到所选择的nand串上的所述第二存储器单元的第二未选择单元的所述连续电荷捕集层中的电荷对所选择的第一存储器单元造成的干扰进行补偿。10.一种操作非易失性存储装置的方法，所述方法包括：将读取参考电压施加到第一字线，所述读取参考电压对来自存储在与所述第一字线的第一侧相邻的第二字线上的第二存储器单元上的电荷对连接到所述第一字线的第一存储器单元造成的干扰进行补偿；将读取通过电压施加到第三字线，所述读取通过电压对因对所述第三字线上的第三存储器单元进行编程而对所述第一存储器单元造成的干扰进行补偿，其中所述第三字线与所述第一字线的第二侧相邻；响应于将所述读取参考电压施加到所述第一字线同时将所述读取通过电压施加到所述第三字线来感测所述第一存储器单元；以及存储对所述第一存储器单元的子集进行感测的结果，所述子集接收对来自存储在连接到所述第二字线的相邻存储器单元上的电荷造成的干扰的补偿，并且接收对因对连接到所述第三字线的相邻存储器单元进行编程而造成的干扰的补偿。11.根据权利要求10所述的方法，还包括：在验证所述第三存储器单元的编程完成之前验证所述第一存储器单元的编程完成。12.根据权利要求11所述的方法，还包括：在验证所述第一存储器单元的编程完成之前验证所述第二存储器单元的编程完成。13.根据权利要求10所述的方法，还包括：在对所述第三存储器单元执行第二模糊-精细编程操作的第二模糊阶段之前，对所述第一存储器单元执行第一模糊-精细编程操作的第一模糊阶段；以及在对所述第三存储器单元执行所述第二模糊-精细编程操作的第二精细阶段之前，对所述第一存储器单元执行所述第一模糊-精细编程操作的第一精细阶段，其中施加到所述第三字线的所述读取通过电压对因对所述第三存储器单元执行所述第二模糊-精细编程操作的所述第二精细阶段而对所述第一存储器单元造成的干扰进行补偿。
14.根据权利要求10所述的方法，还包括：感测所述第二存储器单元；基于感测所述第二存储器单元，存储每个相应第一存储器单元的第一信息，所述第一信息指定所述相应第一存储器单元是否将接收对来自连接到所述第二字线的相邻存储器单元的干扰的补偿；感测所述第三存储器单元；基于感测所述第三存储器单元，存储每个相应第一存储器单元的第二信息，所述第二信息指定所述相应第一存储器单元是否将接收对来自连接到所述第三字线的相邻存储器单元的干扰的补偿；以及使用所述第一信息和所述第二信息确定所述第一存储器单元的所述子集。15.一种非易失性存储系统，包括：多个nand串，所述多个nand串包括非易失性存储器单元；和控制电路，所述控制电路与所述nand串通信，所述控制电路被配置为：将读取参考电压施加到选择的nand串上的选择的存储器单元，所述读取参考电压对来自存储在所述选择的nand串上的与所述选择的存储器单元的一侧相邻的第一未选择存储器单元上的电荷对所述选择的nand串造成的干扰进行补偿；在将所述读取参考电压施加到所述选择的存储器单元的同时将读取通过电压施加到所述选择的nand串上的与所述选择的存储器单元的另一侧相邻的第二未选择存储器单元，其中所述读取通过电压对因对所述第二未选择存储器单元编程而引起的对所述选择的存储器单元的干扰进行补偿；在将所述读取参考电压施加到所述选择的存储器单元的同时并且在将所述读取通过电压施加到所述第二未选择存储器单元的同时感测所述选择的存储器单元；以及基于感测所述选择的存储器单元来确定所述选择的存储器单元的状态。16.根据权利要求15所述的非易失性存储系统，其中所述控制电路被进一步配置为：将所述第一未选择存储器单元编程为其最终数据状态；以及在将所述第一未选择存储器单元编程为其最终数据状态之后，将所述选择的存储器单元编程为其最终数据状态。17.根据权利要求16所述的非易失性存储系统，其中所述控制电路被进一步配置为：在将所述选择的存储器单元编程为其最终数据状态之后，将所述第二未选择存储器单元编程为其最终数据状态。18.根据权利要求16所述的非易失性存储系统，其中所述控制电路被进一步配置为：感测所述第一未选择存储器单元；基于感测所述第一未选择存储器单元，存储第一信息，所述第一信息指定所述选择的存储器单元将接收来自所述第一未选择存储器单元的干扰的补偿量；感测所述第二未选择存储器单元；基于感测所述第二未选择存储器单元，存储第二信息，所述第二信息指定所述选择的存储器单元将接收来自所述第二未选择存储器单元的干扰的补偿量；以及使用所述第一信息和所述第二信息来确定所述读取通过电压的幅值和所述读取参考电压的幅值，对于所述幅值，应感测所述选择的存储器单元以确定所述选择的存储器单元
的所述数据状态。19.根据权利要求15所述的非易失性存储系统，其中：所述多个nand串各自包括电荷捕集层；并且所述控制电路被配置为通过将电荷添加到所述电荷捕集层来对所述存储器单元进行编程，其中所述控制电路在完成对所述选择的存储器单元的编程之后完成对所述第二未选择存储器单元的编程。20.根据权利要求15所述的非易失性存储系统，其中所述控制电路被进一步配置为：选择用于解码存储在所述多个nand串中的选择的存储器单元的码字的对数似然比(llr)，所述选择基于所述多个nand串在选择的存储器单元的一侧上的第一未选择单元的状态和所述多个nand串在所述选择的存储器单元的另一侧上的第二未选择单元的状态，并且基于在将所述读取参考电压施加到所述选择的存储器单元的同时并且在将所述读取通过电压施加到所述第二未选择存储器单元的同时感测所述选择的存储器单元。
技术总结
本发明题为“两侧相邻存储器单元干扰抑制”。本发明公开了用于非易失性存储系统中的两侧相邻存储器单元干扰抑制的技术。在读取目标存储器单元期间，存储系统在将合适幅值的读取参考电压施加到目标字线以对来自该目标字线的另一侧上的第二未选择字线上的相邻单元的干扰进行补偿的同时，将合适幅值的读取通过电压施加到与目标字线相邻的第一未选择字线以对来自该第一未选择字线上的相邻单元的干扰进行补偿。读取通过电压可对由于在对目标单元进行编程之后对第一未选择字线上的单元进行编程时添加的电荷造成的干扰进行补偿。读取参考电压可对由于目标单元附近的电荷移动造成的干扰进行补偿，该干扰由存储在第二未选择字线上的单元中的电荷引起。字线上的单元中的电荷引起。字线上的单元中的电荷引起。
