存储器装置中的异步进程拓扑的制作方法

更新时间:2025-12-27 18:01:07 0条评论

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存储器装置中的异步进程拓扑的制作方法

1.本公开大体上涉及存储器，且更特定来说，涉及与在存储器装置中实施异步进程拓扑相关联的设备及方法。

背景技术：

2.存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据，且尤其包含随机存取存储器(ram)、动态随机存取存储器(dram)及同步动态随机存取存储器(sdram)。非易失性存储器可通过在未供电时保持所存储数据来提供持久性数据，且可尤其包含nand快闪存储器、nor快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、可擦除可编程rom(eprom)及电阻可变存储器(例如相变随机存取存储器(pcram))、电阻性随机存取存储器(rram)及磁阻性随机存取存储器(mram)。
3.存储器还被用作用于广泛的电子应用的易失性及非易失性数据存储装置，所述电子应用包含(但不限于)个人计算机、便携式存储棒、数码相机、蜂窝电话、便携式音乐播放器(例如mp3播放器)、电影播放器及其它电子装置。可将存储器单元布置成阵列，其中所述阵列用于存储器装置中。
4.可利用接口协议向存储器提供命令。可预定义提供到存储器的命令，且所述命令可用于控制存储器的功能。接口可用于向存储器装置提供致使存储器装置执行操作的命令。
附图说明
5.图1是根据本公开的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
6.图2是根据本公开的数个实施例的多个进程的框图。
7.图3是根据本公开的数个实施例的呈包含多个处理资源的存储器装置的形式的设备的框图。
8.图4是根据本公开的数个实施例的呈包含多个存储体的存储器装置的形式的设备的框图。
9.图5是根据本公开的数个实施例的呈包含多个处理资源及比较器的存储器装置的形式的设备的框图。
10.图6是根据本公开的数个实施例的呈包含处理资源的存储器装置的形式的设备的框图。
11.图7说明根据本公开的数个实施例的用于在存储器中执行操作的方法的实例流程图。
12.图8说明计算机系统的实例机器，在所述计算机系统内可执行用于致使机器执行本文中论述的各种方法论的一组指令。
具体实施方式
13.本公开包含与在存储器装置中实施异步进程拓扑相关的设备及方法。存储器装置可接收时钟信号及/或可产生时钟信号。时钟信号可用于使由存储器装置执行的各种操作同步。由存储器装置执行的各种操作可在存储器装置内同步地执行及/或可与在存储器装置外部的装置(例如主机装置)同步地执行。在各个实例中，存储器装置可异步地实施进程及/或对应于进程的拓扑。
14.如本文中使用，“同步”是指在执行操作及/或进程时使用时钟信号。时钟信号包含任何时序信号或可用于跟踪持续时间、时间基准及/或操作基准的信号。在各个实例中，时钟信号可从主机装置接收。异步是指在不使用时钟信号的情况下执行操作及/或进程。
15.存储器装置可经配置以在处于非兼容模式中时异步地实施进程及/或对应于其的拓扑。存储器装置可能不可配置以在处于兼容模式中时异步地实施进程及/或对应于其的拓扑。
16.存储器装置可符合接口协议。接口协议被定义为存储器装置与存储器装置外部的装置之间的通信。如果装置如由接口协议定义那样通信，那么它们可符合接口协议。接口协议可经定义使得存储器装置可从存储器装置外部的多个装置接收信号并处理所述信号，其中多个装置由多个不同提供商制造。接口协议的实例是双倍数据速率(ddr)5标准。在各个例子中，接口协议可由例如联合电子装置工程委员会(jedec)的组织产生，其使与接口协议兼容的任何装置能够在不增加定义用于多个装置的新接口协议的花费的情况下彼此通信。
17.在各个实例中，实施于存储器装置中的进程的结果可用于选择要执行的不同进程。进程可异步地执行及/或不同进程的选择可异步地执行。在同步存储器装置中异步地执行异步进程及/或选择进程提供实施原本在存储器装置中无法实施的进程的能力。举例来说，在同步存储器装置中异步地执行异步进程及/或选择进程提供在存储器装置中实施学习进程的能力。学习进程可包含神经网络以及其它类型的学习进程。尽管本文中提供的实例在神经网络的上下文中提供，但实例也可利用不同类型的进程来实施。
18.本文的图遵循编号惯例，其中第一数字或前几个数字对应于图号且剩余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。如应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以便提供本公开的数个额外实施例。另外，图中提供的元件的比例及相对尺度希望说明本公开的各种实施例，且不以限制意义来使用。
19.图1是根据本公开的数个实施例的呈包含存储器装置103的计算系统100的形式的设备的框图。如本文中使用，例如，也可单独地将存储器装置103、存储器阵列110-1、110-2、110-3、
…
、及110-n及/或主机102视作一“设备”。存储器阵列110-1、110-2、110-3、
…
、及110-n可称为存储器阵列110。
20.在此实例中，系统100包含经由接口104耦合到存储器装置103的主机102。计算系统100可为个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读取器、或物联网(iot)启用装置以及其它类型的系统。主机102可包含能够存取存储器102的数个处理资源(例如一或多个处理器、微处理器、或某种其它类型的控制电路系统)。系统100可包含单独的集成电路，或主机102及存储器装置103两者都可在同一集成电路上。举例来说，主机102可为包括多个存储器装置103的存储器系统的系统控制器，其中系统控制器102通过另一处
理资源(例如中央处理单元(cpu))提供对相应存储器装置103的存取。
21.在图1中展示的实例中，主机102负责执行操作系统(os)及/或可被加载到其(例如，经由控制器105从存储器装置103加载到其)的各个应用程序。os及/或各个应用程序可通过将来自主机102的用以存取包括os及/或各个应用程序的数据的存取命令提供到存储器装置103来从存储器装置103加载。主机102还可通过将用以检索用于执行os及/或各个应用程序的所述数据的存取命令提供到存储器装置103来存取由os及/或各个应用程序利用的数据。
22.为了清楚起见，系统100已经简化以聚焦于与本公开特定相关的特征。存储器阵列110可为例如dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列及/或nor快闪阵列。阵列110可包括布置于通过存取线(在本文中可称为字线或选择线)耦合的行及通过感测线(在本文中可称为数字线或数据线)耦合的列中的存储器单元。
23.存储器装置103包含用于锁存经由接口104提供的地址信号的地址电路系统106。接口可包含例如采用合适的协议的物理接口(例如数据总线、地址总线、及命令总线、或组合式数据/地址/命令总线)。此协议可为自定义或专有的，或接口104可采用标准化协议，例如外围组件互连高速(pcie)、gen-z互连、加速器的高速缓存相干互连(ccix)或类似物。由行解码器108及列解码器112接收及解码地址信号以存取存储器阵列110。可通过使用感测电路系统111-1到111-n感测感测线上的电压及/或电流变化从存储器阵列110读取数据。感测电路系统111-1到111-n可称为感测电路系统111。感测电路系统111-1到111-n中的每一者可耦合到来自存储器阵列110-1、110-2、110-3、
…
、110-n的对应存储器阵列。每一存储器阵列及对应感测电路系统可构成存储器装置103的存储体。感测电路系统111可包括例如可读取及锁存来自存储器阵列110的一页(例如，一行)数据的感测放大器。i/o电路系统107可用于经由接口104与主机102进行双向数据通信。读取/写入电路系统113用于将数据写入到存储器阵列110或从存储器阵列110读取数据。作为实例，电路系统113可包括各种驱动器、锁存电路系统等。
24.控制电路系统105解码由主机102提供的信号。信号可为由主机102提供的命令。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用于控制对存储器阵列110执行的操作，包含数据读取操作、数据写入操作及数据擦除操作。在各个实施例中，控制电路系统105负责执行来自主机102的指令。控制电路系统105可包括状态机、定序器、及/或某种其它类型的控制电路系统，其可以硬件、固件、或软件、或所述三者的任何组合的形式来实施。在一些实例中，主机102可为存储器装置103外部的控制器。举例来说，主机102可为经耦合到计算装置的处理资源的存储器控制器。数据可经由数据线116提供到存储器阵列110及/或经由数据线116从存储器阵列提供。
25.在各个例子中，存储器装置103的功能性可由主机102控制。举例来说，主机102可通过接口104将读取存储器阵列110及/或写入到存储器阵列110以及存储器阵列103的其它功能性的命令提供到存储器装置103。然而，所实施的接口协议可能未定义用来控制实施于存储器装置103中的处理资源的功能性在处于兼容模式中时执行操作的命令。存储器装置可经配置以接收命令来在处于非兼容模式中时控制处理资源的功能性。
26.实施于存储器装置103中的处理资源可耦合到数据线116、可实施于感测电路系统111中及/或可实施于存储器阵列110下。可控制处理资源执行进程。如本文中使用，进程可
包括由处理资源执行的一或多个操作。操作可包含逻辑运算，例如and运算及or运算以及其它类型的逻辑运算。操作可包含加法运算、减法运算、乘法运算及/或除法运算。操作还可包含比较操作及选择操作。
27.在各个实例中，第一进程的结果可用于选择要执行的下一进程及/或可用于向主机102提供数据。进程的拓扑可基于进程的结果进行选择。在一些实例中，实施进程的处理资源的耦合可对应于进程的拓扑且可基于进程的结果。
28.图2是根据本公开的数个实施例的多个进程222-1、222-2、
…
、及222-m的框图。进程222-1、222-2、
…
、及222-m可称为进程222。进程可由存储器装置203执行。进程222中的每一者可由通过存储器装置203代管的一或多个处理资源执行。
29.存储器装置203可经由存储器装置203的接口接收命令220。命令220可识别要执行的进程222-1。第一数目个处理资源可响应于命令的接收而执行进程222-1。存储器装置203可利用进程222-1的结果确定是否执行进程222-2或是否提供结果224(例如输出/结果224)。确定可由第一数目个处理资源、不同数目个处理资源及/或由比较器以及可启动进程222-2或提供数据的其它类型的电路系统执行。是否执行进程222-2或是否提供结果224的确定可异步地执行。举例来说，执行确定的电路系统可在不参考时钟信号的情况下执行确定。可无需使用时钟信号执行用于执行确定的一定数量的操作。
30.在各个实例中，可在不参考时钟信号的情况下执行进程222-1及/或进程222-1的部分。举例来说，尽管对应于进程222-1的读取操作可基于时钟信号来实施，但可在不参考时钟信号的情况下执行对应于进程222-1的不同操作。
31.进程222-1的结果可用于选择进程222-2，如图2的实例中展示。尽管在不同实例中，进程222-1的结果可用于选择进程222-3(例如，未展示)及/或不同进程。
32.进程222-2的结果可用于选择进程222-3。进程222-2的结果还可用于确定是否将结果提供到主机。在一些实例中，进程的结果可用于确定是否提供结果而不选择下一进程。进程222-m的结果可用于确定不应选择额外进程且结果应被提供到主机。
33.尽管图2将结果224展示为由存储器装置203提供到在存储器装置203外部的装置，但结果224可存储于存储器装置203的存储器阵列中。主机可另外从存储器阵列读取结果。举例来说，用于启动进程222-1的命令还可与存储器阵列中的位置相关联，使得对应于进程222-1的结果存储于存储器阵列的具有与命令相关联的地址的存储器单元中。
34.图3是根据本公开的数个实施例的呈包含多个处理资源334-1、334-2、
…
、及334-m的存储器装置303的形式的设备的框图。处理资源334-1、334-2、
…
、及334-m可称为处理资源334。
35.处理资源334-1可实施于存储器阵列(例如存储器阵列110-1)下。在各个实例中，感测放大器332-1、332-2、
…
、及332-m也可实施于存储器阵列下。感测放大器332-1、332-2、
…
、及332-m可称为感测放大器332。在不同实例中，感测放大器332可与存储器阵列并列实施，而不是实施于存储器阵列下。无论感测放大器332是否实施于存储器阵列下，感测放大器332都耦合到处理资源334。举例来说，感测放大器332-1耦合到处理资源334-1、感测放大器332-2耦合到处理资源334-2、
…
、及感测放大器332-m耦合到处理资源334-m。
36.感测放大器332可耦合到存储器阵列的感测线。感测放大器332可放大通过感测线从存储器阵列的存储器单元提供的信号。感测放大器332可向处理资源334提供信号。处理
资源334可对从感测放大器332提供的数据执行多个操作。
37.由处理资源334-1实施的第一进程的结果可用于将结果提供到处理资源334-2。处理资源334-2可利用由感测放大器332-2及/或处理资源334-2提供的数据执行第二进程，所述第二进程在经实施时产生第二结果。第二结果可用于确定是否启动由处理资源334-3(未展示)实施的下一进程。处理资源334-m可利用先前进程的结果及/或由感测放大器332-m提供的数据实施最后进程。最后进程的结果可通过多个i/o线提供。
38.尽管感测放大器被展示为耦合到一处理资源，但多个处理资源可耦合到一感测放大器及/或多个感测放大器可耦合到一处理资源。感测放大器332到处理资源334的耦合可用于向处理资源334提供数据。
39.在各个实例中，处理资源334可不耦合到时钟信号，使得由处理资源334实施的进程异步地执行。在各个实例中，处理资源334的用以确定是否向处理资源提供数据的部分可不利用时钟信号来执行确定，而处理资源334的剩余部分可利用时钟信号执行不同操作。处理资源334的用以确定向哪一处理资源提供数据的部分可不利用时钟信号来执行确定，而处理资源334的剩余部分可利用时钟信号执行不同操作。
40.在各个实例中，存储器装置303可为包含堆叠在一起的多个层的三维(3d)存储器装置。作为实例，存储器装置303的第一层336(例如存储器阵列110-1，如图1中说明)耦合到存储器装置303的第二层315(例如，阵列下cmos，如图3中说明)。尽管第一层336被描述为在第二层315上，但第一层336及第二层315可经设计以包括数个不同定向，使得第一层336耦合到第二层315。本文中描述的实例不限于第一层336与第二层325之间的特定定向。存储器装置303的第一层336可包含存储器单元阵列。尽管实施例不限于此，但阵列的存储器单元可包含dram存储器单元。
41.第二层315可包含数个逻辑块，其经配置以例如使用存储于存储器单元阵列中的数据值执行各种功能。数个逻辑块可包含多个处理资源334，其也可称为处理资源334。在各个实例中，第二层还可包含行驱动器及/或列驱动器。尽管在图3中展示了m数量的处理资源334，但处理资源334可包含比此处展示的更多或更少的处理资源。
42.第二层315可为包含于存储器装置303内的多个逻辑块中的一者。处理资源334可经配置以执行人工智能(ai)处理。举例来说，处理资源334可经配置为网络(例如神经网络)。处理资源332中的每一者可为神经网络中的节点。处理资源334中的每一者可耦合到可存储网络的权重及/或网络的输入的存储器阵列的不同存储器单元。处理资源334可经互连使得一些处理资源334的输出可被处理资源334中的另一者接收为输入。由处理资源334执行的ai处理的结果可存储回到存储器阵列、可由感测放大器锁存及/或可经由i/o线提供。如本文中使用，对网络或学习进程的参考可涉及人工网络及学习进程。
43.图4是根据本公开的数个实施例的呈包含多个存储体440-1、440-2、
…
、440-n的存储器装置403的形式的设备的框图。存储体440-1、440-3、
…
、440-n可称为存储体440。
44.存储体中的每一者可包含多个感测放大器及处理资源。举例来说，存储体440-1包含感测放大器432-1、432-2、
…
、及432-r及处理资源434-1、434-2、
…
、及434-r。存储体440-2被展示为包含感测放大器432-r+1及处理资源434-r+1。存储体440-n包含感测放大器432-r+2及处理资源432-r+2。尽管存储体440-2及440-n中的每一者被展示为包含单个感测放大器及单个处理资源，但存储体440-2及440-n可包含比图4中展示的更多的感测放大器及处
理资源。感测放大器432-1、432-2、
…
、432-r、432-r+1及432-r+2可称为感测放大器432。处理资源434-1、434-2、
…
、434-r、434-r+1及434-r+2可称为处理资源434。
45.存储体440可经配置以用作单个人工神经网络或用作多个人工神经网络。例如，存储体440-1的处理资源434-1、434-2、
…
、及434-r可经配置为第一神经网络，存储体440-2的处理资源(包含处理资源434-r+1)可经配置为第二神经网络，
……
，且存储体440-n的处理资源(包含处理资源432-r+2)可经配置成第n神经网络。在此类实例中，进程可被定义为神经网络的执行。第一进程可通过激活第一神经网络来执行。第一神经网络的结果可提供到第二神经网络等。
46.在数个实例中，存储器装置403的存储体440中的每一者可表示神经网络的单个层，使得实施包括n个层的单个神经网络。神经网络的第一层可由处理资源434-1、434-2、
…
、及434-r的配置表示。神经网络的第二层可由存储体440-2中的处理资源的配置表示，包含处理资源434-r+1。而神经网络的第n层可由存储体440-n中的处理资源的配置表示，包含处理资源434-r+2。
47.处理资源434中的每一者可耦合到感测放大器432中的不同感测放大器。图4展示一层的处理资源耦合到神经网络的不同层的处理资源。举例来说，处理资源434-1、434-2、
…
、及434-r耦合到存储体440-2的处理资源434-r+1。尽管未展示，但处理资源434-1、434-2、
…
、及434-r中的每一者可耦合到存储体440-2的处理资源中的每一者，存储体440-2的处理资源中的每一者可耦合到不同存储体的处理资源中的每一者，等等。
48.进程可包含使信号传播通过神经网络的层。第一进程的结果(包含结果、神经网络的第一层)可通过将结果提供到神经网络的第二层被提供到第二进程。
49.神经网络的拓扑可基于进程的结果进行选择。拓扑可描述数据在处理资源之间是如何传送的。举例来说，第一处理资源可耦合到第二处理资源及第三处理资源。数据可响应于由第一处理资源执行的第一进程的第一结果从第一处理资源提供到第二处理资源。数据还可响应于第一进程的第二结果从第一处理资源提供到第三处理资源。第一处理资源与第二处理资源之间的数据传递可描述第一拓扑。第一处理资源与第三处理资源之间的数据传递可描述第二拓扑。拓扑还可描述执行由处理资源执行的进程的次序。举例来说，第一进程的第一结果可致使由第二处理资源执行的第二进程在第一进程执行之后被执行。第一进程的第二结果可致使由第三处理资源执行的第三进程在第一进程执行之后被执行。在第一进程执行之后执行第二进程可描述进程的第一拓扑，而在第一进程执行之后执行第三进程可描述进程的第二拓扑。
50.存储体440-1与存储体440-2的进程之间的拓扑可基于处理资源434-1、434-2、
…
、434-r的结果来定义。处理资源434-1、434-2、
…
、及434-r中的每一者可基于由处理资源434-1、434-2、
…
、及434-r提供的结果选择性地耦合到存储体440-2的处理资源。如果由处理资源434-1提供的结果大于阈值，那么处理资源434-1可选择性地耦合到处理资源434-r+1。如果由处理资源434-1提供的结果不大于阈值，那么处理资源434-1可不耦合到处理资源434-r+1。如本文中使用，选择性地耦合描述基于进程的结果选择性地将数据提供到处理资源。
51.处理资源434可利用存储于存储器阵列中的输入及权重执行一进程，所述进程会产生结果。因此，处理资源434可经配置以致使使用不同处理资源434、操作不同感测放大器
432及/或读取耦合到处理资源434的存储器单元。举例来说，处理资源434中的每一者可致使存储器单元由来自感测电路系统432的对应感测电路系统读取，感测电路系统432将信号提供到不同处理资源434，且不同处理资源434从对应处理资源434接收信号。在各个实例中，多个处理资源434-1、434-2、
…
、434-r可致使存储器单元由感测电路系统432-r+1读取，感测电路系统432-r+1将信号提供到处理资源434-r+1，且处理资源434-r+1从处理资源434-1、434-2、
…
、434-r接收信号。
52.图5是根据本公开的数个实施例的呈包含多个处理资源534-1、534-2、
…
、及534-m及比较器551-1、551-2、
…
、551-m的存储器装置503的形式的设备的框图。处理资源534-1、534-2、
…
、及534-m可称为处理资源534，且比较器551-1、551-2、
…
、551-m可称为比较器551。
53.处理资源534可执行数个进程。处理资源可耦合到比较器551。举例来说，处理资源534-1耦合到比较器551-1，处理资源534-2耦合到比较器551-2，
……
，且处理资源534-m耦合到比较器551-m。处理资源534可将进程的结果提供到比较器551。比较器551可包括经配置以将由处理资源534提供的值与阈值作比较的电路系统。
54.举例来说，比较器551-1可将由处理资源534-1提供的值与第一阈值作比较。比较器551-2可将由处理资源534-2提供的值与第二阈值作比较。比较器551-m可将由处理资源534-m提供的值与第m阈值作比较。响应于确定由处理资源534提供的值大于、等于或小于阈值，比较器551可将信号提供到对应处理资源。举例来说，比较器551-1可响应于由处理资源534-1提供的值大于阈值而将信号提供到处理资源534-2。
55.比较器551可接收输入，对输入进行积分及提供输出(例如触发)。举例来说，比较器551可接收多个输入，包含第一电荷及第二电荷。第一电荷及第二电荷可经组合(例如积分)以产生第三电荷。经积分电荷可随着时间的推移而降级(例如泄漏)。举例来说，由比较器551的电容器存储的电荷可随着时间的推移而降级。比较器551可包含电阻器及电容器以及其它组件。电阻器及电容器也可称为电阻器-电容器(rc)电路。比较器551的电容器可组合电荷，使得电荷被接收于电容器处。电容器可将经组合电荷提供到经配置以提供正向尖峰的电路系统。
56.处理资源534可被激活多次，使得进程的结果被比较器551留存直到达到阈值。确定是否达到阈值包括比较多个值。比较器551可将信号(例如正向尖峰)提供到对应处理器。留存结果不包含存储，这是因为考虑到经留存结果的降级，值留存在不断变化。
57.在一些实例中，处理资源534及/或比较器551可在不参考时钟信号的情况下起作用。例如，处理资源534及比较器551可在不参考时钟信号的情况下起作用。尽管处理资源534及比较器551被展示为两个单独组件，但处理资源534与对应比较器551可组成单个组件。举例来说，处理资源534-1与比较器551-1可组成单个装置。
58.在各个例子中，比较器551可基于由一或多个处理资源执行的进程的结果向不同处理资源提供信号。所述处理资源。举例来说，如果值小于第一阈值，那么比较器可向第一处理资源提供第一信号，如果值大于第一阈值但小于第二阈值，那么向第二处理资源提供第二信号，或如果值大于第三阈值，那么向第三处理资源提供第三信号，以及阈值与处理资源之间的映射的其它可能实施方案。
59.图6是根据本公开的数个实施例的呈包含处理资源634的存储器装置603的形式的
设备的框图。图6的处理资源634被展示为耦合到数据线。尽管处理资源634被展示为单个处理资源，但处理资源634可表示数个处理资源，例如图3中的处理资源334。处理资源634表示处理资源与比较器的组合。
60.处理资源634可耦合到命令接口604-1及命令接口604-3。尽管未展示，但处理资源634还可耦合到地址接口604-2。处理资源634可经由命令接口604-1接收命令。由处理资源634接收的命令可用于对处理资源634进行编程以执行本文中描述的各种功能。
61.除了激活不同处理资源外，处理资源634还可激活行控制件608及/或列控制件612。行控制件608及列控制件612可经激活以将数据值从存储器阵列610的存储器单元提供到感测放大器611及从感测放大器611提供到对应处理资源。存储器单元可存储人工神经网络的权重，例如激活行控制件608及/或列控制件612可将权重提供到对应处理资源以执行对应进程。
62.在各个实例中，处理资源634可通过数据接口604-3接收及/或输出数据。考虑到处理资源634可输出作为执行可部分为异步的多个进程的结果的结果，处理资源634可能无法与主机期望结果同步地提供结果。为了克服在主机期望结果时通过数据接口604-3提供结果的挑战，处理资源634可保持结果直到数据的同步递送被调度。处理资源634可在不同数据通过数据接口604-3被同步地提供之后提供结果。
63.举例来说，用以执行异步的多个进程的命令可通过命令接口604-1及/或地址接口604-2由存储器装置603接收。可执行多个进程，且结果可由处理资源634产生。独立于用以执行多个进程的命令，存储器装置603可接收用以执行同步的多个操作及/或进程的命令。举例来说，读取命令可由命令接口604-1接收，且对应于读取命令的地址可由地址接口604-2接收。存储器装置可在读取命令被存储器装置603接收到之后经由数据接口604-3输出从具有地址的存储器单元读取的数据二十到二十二个时钟循环。在提供了所读取的数据之后，处理资源634可经由数据接口604-3提供结果。
64.然而，在数据从存储器阵列610读取之后提供进程的结果可能与标准接口协议不兼容但可与特定接口协议兼容。定义不同接口协议可不同于利用单个接口协议改换引脚的用途。举例来说，接口协议可提供“开放”的引脚。开放引脚描述可用于提供未被接口协议定义的信号的引脚。然而，当地址通过开放引脚提供时，通过开放引脚提供信号(例如命令)不会使接口协议与其本身不兼容。当不同类型的信号通过开放引脚提供时，接口协议继续与其本身兼容，这是因为引脚是开放的。然而，重新定义引脚中的每一者可导致不同接口协议彼此不兼容。
65.如本文中使用，兼容性描述利用第一接口协议或第二接口协议解码通过引脚中的每一者接收的信号而不会失去功能性的能力。兼容性还可包含利用第一接口协议或第二接口协议编码信号，而不会使通过信号编码的数据降级。举例来说，如果主机使用第一接口协议通过特定引脚将表示读取命令的信号提供到存储器装置603且存储器装置利用第二接口协议将信号解码为写入命令，那么第一接口协议与第二接口协议不兼容。将单个信号解码为除了其被编码成的事物之外的任何事物可导致用于编码信号的接口协议与用于解码信号的接口协议之间不兼容，除了经由开放引脚提供的信号之外。
66.实施不兼容的接口协议还可提供在相较于利用兼容接口协议输出数据来说不同的时间输出数据的能力。当存储器装置603处于对应于不兼容接口协议的模式中时，可接收
用以执行异步操作的命令。当存储器装置603处于不兼容接口协议中时，可提供异步进程的结果的输出。
67.主机可经配置以在处于兼容模式中时响应于向存储器装置603提供读取命令而接收数据。主机还可经配置以在处于非兼容模式中时接收多个异步进程的结果。主机可在接收到经调度数据之后“监听”以接收未被调度的数据。如本文中使用，经调度数据描述在预期时间提供及/或接收数据。未被调度的数据描述在非预期的时间提供及/或接收数据。
68.图7说明根据本公开的数个实施例的用于在存储器中执行操作的方法的实例流程图。在760，响应于由存储器装置接收到命令，可将第一进程执行为在存储器装置的存储器阵列下实施的第一处理资源，其中第一进程利用存储于存储器阵列中的数据的第一部分来执行。在762，可异步地执行确定。所述确定可基于第一进程的结果确定是否向第二处理资源提供信号，其中第二处理资源基于第一进程的结果进行选择。在764，可利用在存储器阵列下实施的第二处理资源执行第二进程。第二进程可响应于信号的接收而执行。第二进程可利用存储于存储器阵列中的数据的第二部分来执行。
69.方法还可包含利用经配置以将结果与多个阈值作比较的逻辑(例如比较器)异步地执行确定。多个阈值中的每一者可与包含第二处理资源的不同处理资源的选择相关联。举例来说，如果结果小于第一阈值，那么比较器可向第三处理资源提供信号，如果结果大于第一阈值但小于第二阈值，那么比较器可向第四处理资源提供信号。
70.与主机装置的时钟信号异步地起作用的逻辑可耦合到第一处理资源。第一处理资源可将结果提供到逻辑。逻辑可实施于存储器阵列下。举例来说，存储器阵列可实施于存储器装置的第一硬件层中，且处理资源及/或逻辑可实施于存储器阵列的第二硬件层中。
71.逻辑可耦合处理资源，所述逻辑提供处理资源之间的拓扑。举例来说，第一处理资源可经由与主机装置的时钟信号异步地起作用的逻辑选择性地耦合到包含第二处理资源的多个处理资源。在各个例子中，处理资源可经由逻辑选择性地耦合到不同处理资源，而不是多个处理资源。
72.处理资源可经由逻辑的一或多个例子选择性地耦合到多个处理资源。举例来说，处理资源可将结果提供到逻辑的多个例子。逻辑的每一例子可经配置以将处理资源耦合到不同处理资源。举例来说，如果结果大于第一阈值，那么逻辑的第一例子可经配置以将第一处理资源耦合到第二处理资源。如果结果大于第二阈值，那么逻辑的第二例子可经配置以将第一处理资源耦合到第三处理资源，以此类推。第一阈值与第二阈值可相等或可不同。实施逻辑的不同例子提供基于进程的结果选择处理资源之间的拓扑。
73.在各个实例中，提供结果的处理资源可选择性地耦合到多个第一处理资源。接收信号的处理资源也可通过逻辑(比较器)的多个例子选择性地耦合到提供信号的多个不同处理资源。由处理资源执行的进程的结果可在存储器阵列下提供到逻辑。逻辑可响应于结果大于或小于阈值在存储器阵列下向处理资源提供信号。
74.无论第一处理资源及第二处理资源是否是与主机装置的时钟信号异步地操作，逻辑都可异步地操作。举例来说，当逻辑与主机装置的时钟信号异步地操作时，处理资源可异步地操作。如本文中使用，处理资源及/或逻辑可与控制信号及/或主机装置的时钟信号异步地起作用。对同步性的引用是在控制信号的上下文中。
75.第二处理资源可经配置以在设备不接收额外信号的情况下执行第二进程。举例来
说，主机可提供第一命令，其可用于启用由第一处理资源执行第一进程。第一进程的结果可用于启动由第二处理资源执行的第二进程。可在无需主机提供额外命令及/或信号的情况下启动第二进程。
76.存储器装置可在接口上导出第一进程的结果及第二进程的结果，所述接口在另一命令的操作期间将设备耦合到主机。另一命令的操作可包含从存储器阵列读取数据及将所述数据提供到主机。在响应于读取命令的接收将数据从存储器装置提供到主机期间，存储器装置可提供第一进程及第二进程的结果。举例来说，可在读取了数据并将其提供到主机之后，提供结果。
77.第一进程及第二进程的结果可在非兼容模式中在设备操作期间提供(例如导出)。在兼容模式中，第一进程及/或第二进程的结果可存储到执行第一进程及第二进程的处理资源所耦合到的一或多个存储器阵列。
78.图8说明计算机系统890的实例机器，在所述计算机系统内可执行用于致使机器执行本文中论述的各种方法论的一组指令。在各个实施例中，计算机系统890可对应于系统(例如图1的系统100)，其包含、耦合到或利用存储器子系统(例如图1的存储器装置103)或可用于执行控制器(例如图1的控制器电路系统105)的操作。在替代实施例中，机器可连接(例如联网)到lan、内联网、外联网及/或因特网中的其它机器。机器可在客户端-服务器网络环境中以服务器或客户端机器的身份操作，在对等(或分布式)网络环境中作为对等机器操作，或在云计算基础设施或环境中作为服务器或客户端机器操作。
79.机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥或能够(循序或以其它方式)执行指定由所述机器所采取的动作的一组指令的任何机器。此外，虽然说明了单个机器，但术语“机器”还应被视为包含个别地或联合地执行一(或多组)指令以执行本文中论述的方法论中的任一或多者的机器的任何集合。
80.实例计算机系统890包含处理资源892、主存储器894(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)(例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器898(例如，快闪存储器、静态随机存取存储器(sram))等)以及数据存储系统899，其经由总线897彼此通信。
81.处理资源892表示一或多个通用处理装置，例如微处理器、中央处理单元或类似者。更特定来说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的一处理器或实施指令集组合的多个处理器。处理资源892也可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器或类似者。处理资源892经配置以执行用于执行本文中论述的操作及步骤的指令893。计算机系统890可进一步包含网络接口装置895以通过网络820通信。
82.数据存储系统899可包含其上存储体现本文中描述的方法论或功能中的任一或多者的一或多组指令893或软件的机器可读存储媒体891(也称为计算机可读媒体)。指令893也可在其由计算机系统890执行期间完全或至少部分驻留于主存储器894内及/或处理资源892内，主存储器894及处理资源892也构成机器可读存储媒体。
83.在一个实施例中，指令893包含实施用以对应于图1的主机102及/或存储器装置
103的功能性的指令。虽然在实例实施例中将机器可读存储媒体891展示为单个媒体，但术语“机器可读存储媒体”应理解为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码一组指令以供机器执行并且致使机器执行本公开的方法中的任一者或多者的任何媒体。术语“机器可读存储媒体”应相应地理解为包含(但不限于)固态存储器、光学媒体及磁性媒体。
84.如本文中使用，“数个”某物可指此类事物中的一或多者。举例来说，数个存储器装置可指一或多个存储器装置。“多个”某物希望是两个或更多个。另外，本文所使用的例如“n”的指示符(尤其是关于图式中的参考元件符号)指示如此指示的数个特定特征可包含在本公开的数个实施例中。
85.尽管本文已说明及描述特定实施例，所属领域的一般技术人员应了解，实现相同结果计算的布置可代替展示的特定实施例。本公开希望涵盖本公开的各个实施例的调适或变化。应理解，以说明性方式且非限制性方式进行上文描述。所属领域的技术人员在审阅上文描述之后应明白上文实施例的组合及本文未明确描述的其它实施例。本公开的各个实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求有权获得的等效物完整范围确定本公开的各个实施例的范围。
86.在前述具体实施方式中，出于简化本公开的目的，将各种特征分组在单个实施例中。本公开的此方法不应被解译为反映本公开的所公开实施例必须使用比每一权利要求中明确引述的特征更多的特征的意图。而是，如所附权利要求书反映，发明标的物在于少于所公开单个实施例的所有特征。因此，所附权利要求特此并入到具体实施方式中，其中每个权利要求独立作为单独实施例。

技术特征：

1.一种设备，其包括：存储器阵列，其经配置以存储数据及与从主机装置接收的时钟信号异步地起作用；处理资源，其耦合到所述存储器阵列且经配置以：响应于由所述设备接收到信号，利用由所述存储器阵列存储的所述数据执行第一进程；与所述主机装置的所述时钟信号异步地确定所述第一进程的结果大于阈值；以及响应于所述第一进程的所述结果大于所述阈值的所述确定而利用所述数据执行第二进程。2.根据权利要求1所述的设备，其中所述处理资源经配置以与所述主机装置的所述时钟信号异步地执行所述第一进程。3.根据权利要求1所述的设备，所述处理资源进一步经配置以与所述主机装置的所述时钟信号异步地执行所述第一进程及所述第二进程。4.根据权利要求1至3中任一权利要求所述的设备，其中所述处理资源进一步经配置以响应于确定所述结果大于不同阈值而执行第三进程。5.根据权利要求1至3中任一权利要求所述的设备，其中所述处理资源进一步经配置以响应于确定所述结果不大于所述阈值而避免执行所述第二进程。6.根据权利要求1至3中任一权利要求所述的设备，其进一步包括经配置以与所述主机装置的所述时钟信号异步地提供所述第二进程的结果的输入/输出(i/o)电路系统。7.一种方法，其包括：响应于由存储器装置接收到命令而在实施于所述存储器装置的存储器阵列下的第一处理资源处执行第一进程，其中所述第一进程利用存储于所述存储器阵列中的数据的第一部分来执行；异步地执行基于所述第一进程的结果确定是否向第二处理资源提供信号，其中所述第二处理资源基于所述第一进程的所述结果进行选择；以及响应于所述信号的接收，利用实施于所述存储器阵列下的所述第二处理资源执行第二进程，其中所述第二进程利用存储于所述存储器阵列中的所述数据的第二部分来执行。8.根据权利要求7所述的方法，其进一步包括利用经配置以将所述结果与多个阈值作比较的逻辑异步地执行所述确定，其中所述多个阈值中的每一者与包含所述第二处理资源的不同处理资源的选择相关联。9.根据权利要求8所述的方法，其中异步地起作用的所述逻辑耦合到所述第一处理资源，且其中所述方法进一步包括将所述第一进程的所述结果提供到所述逻辑。10.根据权利要求8所述的方法，其进一步包括经由与主机装置的时钟信号异步地起作用的所述逻辑在所述第一处理资源与包含所述第二处理资源的多个处理资源之间提供信号。11.根据权利要求10所述的方法，其进一步包括经由与所述主机装置的所述时钟信号异步地起作用的所述逻辑选择性地将所述第一处理资源耦合到所述第二处理资源。12.根据权利要求10所述的方法，其进一步包括经由与所述主机装置的所述时钟信号异步地起作用的所述逻辑的一或多个例子选择性地将所述第一处理资源耦合到所述多个处理资源。
13.根据权利要求10所述的方法，其进一步包括经由与所述主机装置的所述时钟信号异步地起作用的所述逻辑的所述一或多个例子选择性地将所述第二处理资源耦合到所述第一处理资源及所述多个处理资源。14.根据权利要求10所述的方法，其进一步包括无论所述第一处理资源及所述第二处理资源是否是与所述主机装置的所述时钟信号异步地操作，都异步地操作所述逻辑。15.根据权利要求8至14中任一权利要求所述的方法，其中所述逻辑经实施于所述存储器阵列下，且所述方法进一步包括在所述存储器阵列下将所述信号提供到所述第二处理资源。16.一种设备，其包括：第一存储器阵列；第二存储器阵列；第一处理资源，其实施于所述设备的所述第一存储器阵列下且经配置以利用来自所述第一存储器阵列的第一数据值执行第一进程；比较器，其耦合到所述第一处理资源且经配置以基于所述第一进程的结果向第二处理资源提供信号；其中所述比较器经配置以与主机装置的时钟信号异步地提供所述信号；且其中所述第一处理资源及所述比较器实施于所述设备的第一存储体中；以及所述第二处理资源，其实施于所述设备的所述第二存储器阵列下且经配置以利用来自所述第二存储器阵列的第二数据值执行第二进程，其中所述第二处理资源经配置以响应于从所述比较器接收到所述信号而执行所述第二进程，且其中所述第二处理资源实施于所述设备的第二存储体中。17.根据权利要求16所述的设备，其中所述第二处理资源经配置以在所述设备不接收额外信号的情况下执行所述第二进程。18.根据权利要求16所述的设备，其中所述第一存储器阵列、所述第二存储器阵列、所述第一处理资源及所述第二处理资源利用所述主机装置的所述时钟信号异步地起作用。19.根据权利要求16至18中任一权利要求所述的设备，其中所述设备进一步经配置以在接口上导出所述第一进程的所述结果及所述第二进程的结果，所述接口在另一命令的操作期间将所述设备耦合到主机。20.根据权利要求19所述的设备，其中所述设备经配置以在非兼容模式中在所述设备的操作期间导出所述第一进程的所述结果及所述第二进程的所述结果，且进一步经配置以在兼容模式中在所述设备的操作期间将所述第一进程的所述结果及所述第二进程的所述结果存储到所述第一存储器阵列或所述第二存储器阵列。