半导体器件和半导体封装的制作方法
半导体器件和半导体封装
1.相关专利申请的交叉引用
2.本文档要求2021年6月16日提交的授予oseob jeon等人的标题为“immersion dual side direct cooling module(浸入式双面直接冷却模块)”的美国临时专利申请63/202,557、2021年6月16日提交的授予seungwon im等人的标题为“immersion cooling package(浸入式冷却封装)”的美国临时专利申请63/202,561，以及2021年7月14日提交的授予inpil yoo等人的标题为“dual side direct cooling power module package(双面直接冷却功率模块封装)”的美国临时专利申请63/203,235的申请日的权益，这些临时专利申请中的每一者的公开内容的全文据此以引用方式并入本文。
技术领域
3.本文件的各方面整体涉及半导体器件和半导体封装。更具体的实施方式涉及包括在压力辅助烧结工艺下抵抗变形的子模块的半导体封装。
背景技术：
4.半导体封装包括半导体器件，这些半导体器件可以为或包括集成电路。半导体器件可包括开关、整流器、晶体管、二极管和其他器件。这些器件可以在移动设备、车辆和其他计算设备中到的功率电子器件中使用。
技术实现要素：
5.半导体器件的实施方式可包括耦接在引线框上方的管芯、耦接在管芯上方的重新分布层(rdl)、耦接在rdl和管芯之间的第一多个通孔，以及耦接在引线框上方并且直接耦接到该引线框的第二多个通孔。第二多个通孔可以与半导体器件的外边缘相邻，并且可以与管芯电隔离。
6.半导体器件的实施方式可包括以下各项中的一者、全部或任一者：
7.rdl的边缘和第一多个通孔之间的距离可小于100微米(μm)。
8.第一多个通孔的每个通孔之间的间距可以为235μm。
9.管芯可以耦接在引线框内的腔体中。
10.rdl可以为至少50μm厚。
11.第二多个通孔可以按单行布置。
12.第一多个通孔中的每一个多个通孔可包括至少150μm的宽度。
13.rdl的最外边缘存在以下情况之一：延伸到管芯的外周边，或者在管芯的外周边内。
14.半导体器件的实施方式可包括耦接在引线框上方的第一管芯、耦接在引线框上方的第二管芯、耦接在第一管芯上方的第一重新分布层(rdl)，以及耦接在第二管芯上方的第二rdl。半导体器件的实施方式还可包括耦接在第一rdl和第一管芯之间的第一多个通孔、耦接在第二rdl和第二管芯之间的第二多个通孔，以及耦接在引线框上方并且直接耦接到
该引线框的第三多个通孔。第二多个通孔可以与半导体器件的外侧相邻，并且可以与第一管芯和第二管芯电隔离。半导体器件的各种实施方式还可以包括至少部分地封装第一管芯和第二管芯的模制化合物以及耦接在第一rdl和第二rdl之间的焊接掩模。
15.半导体器件的实施方式可包括以下各项中的一者、全部或任一者：
16.第四多个通孔，第四多个通孔直接耦接在引线框上方并且耦接到该引线框。第四多个通孔可以与第一管芯和第二管芯电隔离，并且可以与半导体器件的与半导体器件的第一外侧相对的第二外侧相邻。
17.第三多个通孔和第四多个通孔中的每一个多个通孔可以按单行布置。
18.第一rdl可以完全在第一管芯的外周边内，并且第二rdl可以完全在第二管芯的外周边内。
19.半导体器件的实施方式可包括耦接在引线框上方的第三管芯和第四管芯。
20.第一rdl的边缘和第一多个通孔之间的距离可小于100μm，并且第二rdl的边缘和第二多个通孔之间的距离可小于100μm。
21.第一多个通孔可以耦接在三个独立的源极焊盘上方。
22.半导体封装的实施方式可包括耦接在第一衬底和第二衬底之间的半导体器件。该半导体器件可包括耦接在引线框上方的管芯、耦接在管芯上方的重新分布层(rdl)、耦接在rdl和管芯之间的第一多个通孔，以及耦接在引线框上方并且直接耦接到该引线框的第二多个通孔。第二多个通孔可以与半导体器件的外边缘相邻，并且可以与管芯电隔离。半导体封装的实施方式还可包括耦接在第一衬底和第二衬底之间的封装引线框。半导体器件可以通过烧结材料结合到第一衬底和第二衬底。
23.半导体封装的实施方式可包括以下各项中的一项、全部或任一项：
24.直接耦接在第一管芯上方的连接焊盘。
25.烧结材料可包括银烧结材料。
26.rdl可包括在其中形成的多个凹坑。
27.第二多个通孔可以按单行布置。
28.对于本领域的普通技术人员而言，通过具体实施方式以及附图并通过权利要求书，上述以及其他方面、特征和优点将会显而易见。
附图说明
29.将在下文中结合附图来描述实施方式，在附图中类似标号表示类似元件，并且：
30.图1是半导体器件的顶视图；
31.图2是图1的半导体器件的第一横截面侧视图；
32.图3是图1的半导体器件的第二横截面侧视图；
33.图4是半导体器件的横截面侧视图；
34.图5是多个通孔的顶视图；
35.图6是图1的半导体器件的视图，包括重新分布层的悬伸部的放大视图；
36.图7是半导体封装的横截面侧视图；并且
37.图8是半导体器件的另一实施方式的横截面侧视图。
具体实施方式
38.本公开、其各方面以及实施方式并不限于本文所公开的具体部件、组装工序或方法要素。本领域已知的与预期半导体器件符合的许多附加部件、组装工序和/或方法元素将显而易见地能与本公开的特定实施方式一起使用。因此，例如，尽管本发明公开了特定实施方式，但此类实施方式和实施部件可包括符合预期操作和方法的本领域已知用于此类半导体器件以及实施部件和方法的任何形状、尺寸、样式、类型、模型、版本、量度、浓度、材料、数量、方法元素、步骤，等等。
39.参考图1，示出了半导体器件的顶视图。参考图2，示出了图1的半导体器件的第一横截面侧视图，并且参考图3，示出了图1的半导体器件的第二横截面侧视图。图2的横截面侧视图对应于图1的与图2相邻的一侧(底侧)，并且图3的横截面侧视图对应于图1的右侧。在各种实施方式中，半导体器件2可以为子模块。尽管本文所公开的实施方式主要将半导体器件称为子模块，但应当理解，在其他实施方式中，半导体器件可以不是子模块。如图1所示，半导体器件2包括耦接在引线框6上方的一个或多个管芯4。虽然图1示出了包括四个独立管芯的半导体器件，但在其他实施方式中，半导体器件可包括少于或多于四个管芯。
40.如图2和图3所示，半导体器件包括耦接在每个管芯上方的重新分布层(rdl)8。参考图1，每个rdl被示出为透明的，以便示出下面的多个通孔。参考图1至图3，半导体器件2包括耦接在每个管芯和每个管芯上方的rdl之间的多个通孔10。由于图1的半导体器件包括四个独立管芯，图1还包括四个多个通孔10，其中每个管芯对应于一个多个通孔。
41.参考图1和图2，在各种实施方式中，半导体器件包括第一多个隔离通孔12。在各种实施方式中，第一多个隔离通孔可以直接耦接到引线框6并且在该引线框上方。第一多个隔离通孔可以与半导体器件2的外边缘14相邻。在各种实施方式中，半导体器件2可包括直接耦接到引线框6并且在该引线框上方的第二多个隔离通孔16。第二多个隔离通孔16可以与半导体器件2的与半导体器件的外边缘14相对的外边缘18相邻。第一多个隔离通孔和第二多个隔离通孔的隔离通孔与半导体器件2的一个或多个管芯4中的每一个管芯电隔离。
42.参考图4，示出了半导体器件的横截面侧视图。虽然图4未按比例绘制，但为了提供对本文所公开的实施方式的各种特征和元素的直观理解而将其示出。因此，图1的半导体器件可包括由图4示出或关于图4描述的半导体器件的任何属性、元件或特征。
43.参考图4，半导体器件20包括引线框22。在各种实施方式中，引线框22可包括腔体24。在其他实施方式中，引线框不包括腔体。在各种实施方式中，引线框22包括至少300μm的第一厚度(如在未形成腔体24的引线框的一部分处测量的)。在其他实施方式中，第一厚度可以在250μm至300μm的范围内。在其他实施方式中，引线框的第一厚度可小于250μm或大于300μm。在各种实施方式中，引线框22可包括90μm的第二厚度(如在形成腔体24的引线框的一部分处测量的)。在其他实施方式中，引线框的第二厚度可大于或小于90μm。在特定实施方式中，腔体24的深度可以为210μm。在其他实施方式中，腔体24的深度可介于170μm和210μm之间。在其他实施方式中，腔体的深度可小于170μm或大于210μm。
44.在各种实施方式中，半导体器件20包括一个或多个管芯26。虽然图4示出了第一管芯28和第二管芯30，但应当理解，半导体器件20可包括多于两个管芯，包括三个、四个或任何其他数量的管芯。参考图8，示出了半导体器件的另一实施方式的横截面侧视图。在其他实施方式中，并且如图8所示，半导体器件114可包括耦接在引线框118的腔体内的单个管芯
116。
45.重新参考图4，在各种实施方式中，一个或多个管芯26的衬底可包括碳化硅(sic)。在其他实施方式中，一个或多个管芯26的衬底可仅包括硅(si)。
46.在其他实施方式中，一个或多个管芯26的衬底可包括氮化镓(gan)或任何其他衬底材料。
47.在各种实施方式中，作为非限制性示例，一个或多个管芯26可包括金属氧化物半导体场效应晶体管(mosfet)、绝缘栅双极型晶体管(igbt)、任何其他类型的功率半导体芯片，或任何其他类型的半导体芯片。
48.在各种实施方式中，一个或多个管芯26中的任一个管芯可以为210μm厚。在其他实施方式中，一个或多个管芯26中的任一个管芯可大于或小于210μm厚。
49.在各种实施方式中，半导体器件可包括在第一管芯28上方形成的多个通孔32。虽然图4将多个通孔32示出为单个通孔，但应当理解，图4的该单个通孔表示多个通孔，类似于图1至图3所示的。类似地，图8的两个通孔112表示多于两个通孔，类似于图1至图3所示。
50.参考图5，示出了多个通孔的顶视图。图4的第一多个通孔32可以与图5所示的多个通孔34相同或类似。在各种实施方式中，多个通孔34可包括228个通孔。在此类实施方式中，半导体器件的管芯可包括三个源极焊盘36。每个源极焊盘可包括76个通孔。在其他实施方式中，管芯可包括多于或少于3个源极焊盘。类似地，在其他实施方式中，每个源极焊盘可包括多于或少于76个通孔。继而，在此类实施方式中，多个通孔可包括多于或少于228个通孔。在各种实施方式中，多个通孔中的每一个通孔的直径的宽度为至少150μm。在特定实施方式中，多个通孔中的每一个通孔的直径的宽度为165μm。在其他实施方式中，通孔的直径的宽度可小于150μm、介于150μm和165μm之间，或大于165μm。
51.仍然参考图5，在各种实施方式中，多个通孔34可包括235μm的间距38或通孔和相邻通孔之间的距离。在其他实施方式中，多个通孔可包括大于或小于235μm的间距。
52.重新参考图4，在各种实施方式中，半导体器件可包括耦接在第二管芯30上方的第二多个通孔40。类似于第一多个通孔32，虽然第二多个通孔40被示出为单个通孔，但应当理解为表示多个通孔。第二多个通孔40可以与第一多个通孔32相同或类似。在各种实施方式中，半导体器件可包括在半导体器件的每个管芯上方的多个通孔。这至少由图1示出，该图示出了四个管芯和耦接在四个管芯上方的独立的多个通孔。
53.仍然参考图4，在各种实施方式中，半导体器件包括第一rdl 42。第一rdl 42可以直接耦接在第一多个通孔32上方并且直接耦接到第一多个通孔。在各种实施方式中，第一rdl 42包括至少50μm的厚度。在特定实施方式中，第一rdl的厚度为64μm。在其他实施方式中，rdl的厚度可小于50μm，介于50μm和64μm之间，或大于64μm。
54.在各种实施方式中，第一rdl 42包括不大于100μm的悬伸部44。如本文所用，悬伸部是指rdl从最外侧通孔的边缘延伸到rdl的外边缘的距离。这由图6进一步示出。参考图6，示出了图1的半导体器件的视图，包括图1的rdl的悬伸部的放大视图。如放大部分所示，rdl 48的悬伸部46是从多个通孔54的最外通孔52的最外边缘50到rdl 48的最外边缘56测量的。在特定实施方式中，本文所公开的任何rdl的悬伸部可以为76μm。在其他限制中，本文所公开的任何rdl的悬伸部可小于76μm、介于76和100μm之间，或大于100μm。
55.在通过施加压力(包括高中心压力)形成具有小于100μm的悬伸部的半导体器件的
实施方式中，可防止rdl在rdl的未被多个通孔充分支承的部分处塌缩。
56.重新参考图4，第一rdl 42可仅位于第一管芯28上方。在此类实施方式中，第一rdl 42的外周边可以不延伸超过第一管芯28的外周边。在此类实施方式中，在形成半导体器件期间施加到rdl的压力可集中在由第一多个通孔完全支承的管芯的源极焊盘上方。这可以进一步防止第一rdl 42的变形。
57.仍然参考图4，半导体器件20可包括直接耦接在第二多个通孔40上方并且耦接到第二多个通孔的第二rdl 58。如图1所示，半导体器件可包括用于每个多个通孔的独立rdl。在各种实施方式中，这些rdl可以彼此电隔离。在其他实施方式中，这些rdl可以电耦接到不同的多个通孔中的任一个通孔或彼此电耦接。
58.在各种实施方式中，半导体器件可包括直接耦接在每个管芯上方的连接焊盘。如图4所示，半导体器件20包括直接耦接到第一rdl 42并且还直接耦接在第一管芯上方的第一连接焊盘120。类似地，半导体器件20包括直接耦接到第二rdl 58并且还直接耦接在第二管芯30上方的第二连接焊盘122。
59.如图4所示，在各种实施方式中，半导体器件20包括在一个或多个管芯26上方形成的模制化合物60。在各种实施方式中，直接在一个或多个管芯26上方形成的模制化合物60的部分62的厚度可以为至少80μm。在特定实施方式中，厚度可以为95μm。在其他实施方式中，厚度可小于80μm、介于80和95μm之间，或大于95μm。在模制化合物60的部分62为至少80μm厚的实施方式中，该厚度可增加与管芯表面的间隙并且可防止在模制化合物60软化的情况下在半导体器件的压力烧结期间管芯表面损坏。
60.在各种实施方式中，模制化合物60可包括至少260℃的玻璃化转变温度(tg)。在特定实施方式中，模制化合物可包括介于260℃和280℃之间的tg。在其他实施方式中，模制化合物可包括高于280℃或低于260℃的tg。如本文所用，玻璃化转变温度被定义为模制化合物从刚性固体转变为更柔性的橡胶状化合物的点。在具有tg为至少260℃的模制化合物60的实施方式中，可防止模制化合物在半导体器件的压力烧结期间软化，进而减少在形成半导体器件期间对半导体器件20的损坏。
61.仍然参考图4，在各种实施方式中，半导体器件20可包括在第一rdl 42、第二rdl 58、模制化合物60和/或一个或一个以上的多个隔离通孔66的部分上方形成的焊接掩模64。在各种实施方式中，直接在第一rdl 42、第二rdl 58和/或一个或一个以上的多个隔离通孔66上方的焊接掩模64的厚度可以为至少25μm。在其他实施方式中，厚度可大于25μm或小于25μm。在特定实施方式中，焊接掩模64可以耦接在第一rdl 42和第二rdl 58之间。在包括焊接掩模的实施方式中，在形成半导体器件期间施加热和/或压力期间模制化合物60开始变形的情况下，焊接掩模可用作缓冲层。在其他实施方式中，半导体器件20可以不包括焊接掩模64。
62.仍然参考图4，在各种实施方式中，半导体器件可包括一个或一个以上的多个隔离通孔66。虽然图4示出了每个多个隔离通孔中的单个通孔，但应当理解，图4所示的隔离通孔66各自表示多个通孔，与图1所示的类似，其中第一多个隔离通孔12和第二多个隔离通孔16各自被示出为包括多个通孔。如图1至图3和图4中的每一个图所示，多个隔离通孔可以与半导体器件20的外边缘相邻。如图4所示，第一多个隔离通孔68与半导体器件的第一外边缘70相邻，并且第二多个通孔72与半导体器件的第二外边缘74相邻。在其他实施方式中，一个或
一个以上的多个隔离通孔66可以进一步设置在半导体器件20的外边缘处，或者可以被定位成相比于图4所示更靠近半导体器件20的外边缘。
63.虽然图1至图4中的每一个图示出了具有两个多个隔离通孔的半导体器件，但应当理解，半导体器件的其他实施方式可仅包括单个多个隔离通孔或者多于2个的多个隔离通孔。在各种实施方式中，每个多个隔离通孔中的通孔可以按单个直线布置。在其他实施方式中，多个隔离通孔可包括多条线或其他各种图案的通孔。
64.多个隔离通孔66可以直接耦接到引线框22并且在该引线框上方。在包括具有腔体24的引线框的实施方式中，多个隔离通孔66可直接耦接在不包括腔体的引线框的较厚部分上方。多个隔离通孔66与一个或多个管芯26电隔离。在各种实施方式中，一个或一个以上的多个隔离通孔中的每一个多个隔离通孔可包括直接耦接在隔离通孔上方的rdl。在包括一个或一个以上的多个隔离通孔的半导体器件的此类实施方式中，隔离通孔可以支承半导体器件的rdl的平面性，并且在半导体器件(该半导体器件可包括压力烧结半导体器件)的形成期间为半导体器件增加结构支承。
65.在各种实施方式中，耦接在本文所公开的任何多个通孔上方的任何rdl可包括在与直接耦接到通孔的rdl的表面相对的rdl的表面上形成于其中的多个凹坑(或凹坑表面)。在此类实施方式中，当焊接掩模未直接耦接在rdl上方时，凹坑表面可以改善与焊接掩模和烧结材料中的任一者的连接。可以控制凹坑表面的形成。
66.在本文所公开的具有以下任何或所有特征的任何或所有注入中：rdl具有至少50μm的厚度，多个通孔中的通孔具有至少150μm的直径，多个通孔之间的间距小于300μm，rdl悬伸部小于100μm，焊接掩模，与管芯表面的最小间隙为80μm，引线框架的厚度为至少300μm，模制化合物具有至少260℃的tg，和/或隔离通孔，可以降低和/或消除在通过压力烧结形成半导体器件时损坏半导体器件的可能性。更具体地，在使用压力烧结形成半导体器件期间，这些元件中的任一个或全部元件可以防止rdl变形、防止管芯破裂、防止半导体器件短路和/或防止半导体器件的任何其他损坏或变形。
67.参考图7，示出了半导体封装的横截面侧视图。在各种实施方式中，半导体封装76可包括半导体器件78或子模块，该子模块可以与本文所公开的任何其他半导体器件或子模块相同或类似。在各种实施方式中，半导体封装76可以为双面冷却半导体封装。在此类实施方式中，半导体封装76可包括第一衬底80和第二衬底82。半导体器件78可以耦接在第一衬底80和第二衬底82之间。在各种实施方式中，第一衬底80和第二衬底82中的任一者或第一衬底80和第二衬底82两者可以是直接结合的铜衬底。在此类实施方式中，并且如图7所示，第一衬底80可包括耦接在第一铜层86和第二铜层88之间的衬底84。类似地，第二衬底82可包括耦接在第一铜层92和第二铜层94之间的衬底90。热量可通过第一铜层86和第二铜层94散发。
68.在各种实施方式中，半导体器件78可通过第一烧结材料96耦接到第一衬底80，并且还可以通过第二烧结材料98耦接到第二衬底82。在特定实施方式中，第一烧结材料和第二烧结材料可以为银烧结材料。在其他实施方式中，第一烧结材料和第二烧结材料中的任一者可包括非银烧结材料。在各种实施方式中，半导体封装76可包括耦接在第一衬底88和第二衬底82之间的引线框100。在此类实施方式中，引线框100可通过第一烧结材料102耦接到第一衬底80，并且通过第二烧结材料104耦接到第二衬底82。在各种实施方式中，半导体
封装76可包括在半导体器件78周围形成的第一模制化合物106。半导体封装76还可包括在第一衬底80和第二衬底82周围形成的第二模制化合物108。
69.在本文所公开的半导体器件的任何实施方式中，rdl的边缘和第一多个通孔之间的距离可小于100微米(μm)。
70.在本文所公开的半导体器件的任何实施方式中，rdl可以为至少50μm厚。
71.在本文所公开的半导体器件的任何实施方式中，第一多个通孔中的每个通孔包括至少150μm的宽度。
72.本文所公开的半导体器件的任何实施方式还可包括直接耦接在引线框上方并且耦接到该引线框的第四多个通孔。第四多个通孔与第一管芯和第二管芯电隔离，并且相邻于与半导体器件的第一外侧相对的半导体器件的第二外侧。第三多个通孔和第四多个通孔中的每一个多个通孔按单行布置。
73.本文所公开的半导体器件的任何实施方式还可包括耦接在引线框上方的第三管芯和第四管芯。
74.在本文所公开的半导体器件的任何实施方式中，第一rdl的边缘和第一多个通孔之间的距离可小于100μm，并且第二rdl的边缘和第二多个通孔之间的距离可小于100μm。
75.本文所公开的半导体封装的任何实施方式还可包括直接耦接在管芯上方的连接垫。
76.在本文所公开的半导体封装的任何实施方式中，烧结材料可包括银烧结材料。
77.在本文所公开的半导体封装的任何实施方式中，第二多个通孔可以按单行布置。
78.在以上描述中提到半导体器件的具体实施方式以及实施部件、子部件、方法和子方法的地方，应当易于显而易见的是，可在不脱离其实质的情况下作出多种修改，并且这些实施方式、实施部件、子部件、方法和子方法可应用于其他半导体器件。
技术特征：
1.一种半导体器件，包括：管芯，所述管芯耦接在引线框上方；重新分布层，所述重新分布层耦接在所述管芯上方；第一多个通孔，所述第一多个通孔耦接在所述重新分布层和所述管芯之间；以及第二多个通孔，所述第二多个通孔耦接在所述引线框上方并且直接耦接到所述引线框，其中所述第二多个通孔与所述半导体器件的外边缘相邻并且与所述管芯电隔离。2.根据权利要求1所述的半导体器件，其中所述第一多个通孔中的每个通孔之间的间距为235μm。3.根据权利要求1所述的半导体器件，其中所述管芯耦接在所述引线框内的腔体中。4.根据权利要求1所述的半导体器件，其中所述第二多个通孔按单行布置。5.根据权利要求1所述的半导体器件，其中所述重新分布层的最外边缘延伸到所述管芯的外周边或者在所述管芯的所述外周边内。6.一种半导体器件，包括：第一管芯，所述第一管芯耦接在引线框上方；第二管芯，所述第二管芯耦接在所述引线框上方；第一重新分布层，所述第一重新分布层耦接在所述第一管芯上方；第二重新分布层，所述第二重新分布层耦接在所述第二管芯上方；第一多个通孔，所述第一多个通孔耦接在所述第一重新分布层和所述第一管芯之间；第二多个通孔，所述第二多个通孔耦接在所述第二重新分布层和所述第二管芯之间；第三多个通孔，所述第三多个通孔耦接在所述引线框上方并且直接耦接到所述引线框，其中所述第二多个通孔与所述半导体器件的外侧相邻并且与所述第一管芯和所述第二管芯电隔离；模制化合物，所述模制化合物至少部分地包封所述第一管芯和所述第二管芯；以及焊接掩模，所述焊接掩模耦接在所述第一重新分布层和所述第二重新分布层之间。7.根据权利要求6所述的半导体器件，其中所述第一重新分布层完全在所述第一管芯的外周边内，并且所述第二重新分布层完全在所述第二管芯的外周边内。8.根据权利要求6所述的半导体器件，其中所述第一多个通孔耦接在三个独立的源极焊盘上方。9.一种半导体封装，包括：半导体器件，所述半导体器件耦接在第一衬底和第二衬底之间，以及封装引线框，所述封装引线框耦接在所述第一衬底和所述第二衬底之间；其中所述半导体器件包括：管芯，所述管芯耦接在引线框上方；重新分布层，所述重新分布层耦接在所述管芯上方；第一多个通孔，所述第一多个通孔耦接在所述重新分布层和所述管芯之间；以及第二多个通孔，所述第二多个通孔耦接在所述引线框上方并且直接耦接到所述引线框；其中所述第二多个通孔与所述半导体器件的外边缘相邻，并且与所述管芯电隔离；其中所述半导体器件通过烧结材料结合到所述第一衬底和所述第二衬底。
10.根据权利要求9所述的半导体封装，其中所述重新分布层中形成有多个凹坑。
技术总结
本申请涉及半导体器件和半导体封装。半导体器件的实施方式可包括耦接在引线框上方的管芯、耦接在该管芯上方的重新分布层(RDL)、耦接在该RDL和该管芯之间的第一多个通孔，以及耦接在该引线框上方并且直接耦接到该引线框的第二多个通孔。该第二多个通孔可以与该半导体器件的外边缘相邻，并且可以与该管芯电隔离。离。离。
